KR100891521B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리 영역 및 활성 영역으로 구획되며, 상기 활성 영역이 기둥 형태로 돌출되게 형성된 실리콘기판과, 상기 소자분리 영역 내에 형성된 소자분리막과, 상기 기둥 형태로 돌출된 활성 영역의 상단 부분을 감싸는 형태로 형성된 게이트와, 상기 기둥 형태로 돌출된 활성 영역의 하단 부분 양측에 형성된 드레인 영역과, 상기 기둥 형태로 돌출된 활성 영역의 상단 부분에 형성된 소오스 영역 및 상기 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태로 형성된 비트라인을 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1은 종래에 따른 수직 채널 구조의 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 수직 채널 구조의 트랜지스터를 포함한 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 반도체기판 210: 하드마스크 패턴
211: 산화막 212,221,222: 질화막
231: 드레인 영역 232: 소오스 영역
240: 비트라인 물질 241: 확산방지막
242: 배선용 도전물질 243: 비트라인
250: 감광막 패턴 261,262,263: 소자분리용 절연막
270: 게이트 271: 게이트 절연막
272: 게이트 도전물질
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 수직 채널 구조의 트랜지스터를 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 장치의 집적도가 증가함에 다라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여 3D 트랜지스터를 형성하는 다양한 방법이 제안되고 있다.
그 중의 하나의 방법으로서, 디램(Dynamic random access memory: DRAM)과 같은 메모리 소자의 경우, 소오스 영역 및 드레인 영역을 실리콘기판의 기둥(pillar) 형태로 돌출된 활성 영역에 상,하로 배치시켜서 수직 채널을 유도하는 수직 채널 구조의 트랜지스터가 제안되었다.
도 1은 종래 기술에 따른 수직 채널 구조의 트랜지스터를 나타낸 단면도로이다.
도시된 바와 같이, 실리콘기판(100)을 이온주입하여 드레인 영역을 정의하는 매몰 형태의 비트라인(143)을 형성한 후, 상기 실리콘기판의 게이트 영역이 돌출되도록 실리콘기판(100)을 식각한다. 그런다음, 상기 돌출된 실리콘기판의 활성 영역을 감싸도록 게이트(170)를 형성한 후, 상기 게이트 상단부에 이온주입하여 소오소 영역을 형성하여, 이로써, 수직 채널 구조의 트랜지스터를 형성한다.
이러한, 수직 채널 구조의 트랜지스터는, 게이트(170)가 형성된 활성 영역을 중심으로 상,하에 소오스/드레인 영역이 형성됨에 따라 트랜지스터의 면적이 감소 되더라도 채널 길이에 구애받지 않게 되어 채널 길이의 개선 효과를 얻을 수 있다. 또한, 비트라인(143)이 실리콘기판(100) 내에 매몰 형태로 형성됨에 따라 콘택 저항의 감소 효과를 얻을 수 있게 된다.
그러나, 전술한 바와 같은, 종래에 따른 수직 채널 구조의 트랜지스터에서는, 도핑된 실리콘기판 부분을 비트라인으로 사용함에 따라, 시트 저항(sheet resistance)이 증가되는 현상이 발생되고 있다. 이러한 현상은 수직 채널 구조의 트랜지스터의 장점인 채널 길이 개선 및 콘택 저항 감소의 효과를 반감시키게 되어, 이로 인해, 추가적인 회로 모듈(curciut modulation)을 필요로 하게 된다.
본 발명은 수직 채널 구조의 트랜지스터를 포함하는 반도체 소자의 제조시, 시트 저항의 증가 현상을 억제하여 소자의 구동 능력을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
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본 발명은, 소자분리 영역 및 활성 영역으로 구획된 실리콘기판 상에 상기 소자분리 영역을 노출시키는 홀 타입의 하드마스크 패턴을 형성하는 단계; 상기 노출된 실리콘기판의 소자분리 영역을 리세스 하는 단계; 상기 리스세된 소자분리 영역을 포함한 실리콘기판의 전면 상에 제1질화막을 형성하는 단계; 상기 제1질화막을 과도 에치-백하는 단계; 상기 홀 타입의 활성 영역 저면 양측 내에 드레인 영역을 형성하는 단계; 상기 실리콘기판의 소자분리 영역을 등방성 식각하는 단계; 상기 등방성 식각된 소자분리 영역을 포함한 실리콘기판 전면 상에 비트라인 물질을 형성하는 단계; 상기 비트라인 물질이 홀 타입의 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계; 상기 소자분리 영역 내에 홀 타입의 활성 영역 부분까지 소자분리용 제1절연막을 형성하는 단계; 상기 소자분리용 제1절연막과 비트라인 물질을 식각하여 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태의 비트라인을 형성하는 단계; 상기 제1질화막 및 하드마스크 패턴을 제거하는 단계; 상기 제1질화막 및 마스크패턴이 제거된 활성 영역을 포함한 소자분리용 제1절연막 상에 제2질화막을 형성하는 단계; 상기 활성 영역이 기둥 형태로 존재하도록 제2질화막이 형성된 소자분리용 제1절연막 상에 소자분리용 제2절연막을 형성하는 단계; 상기 제2질화막을 제거하는 단계; 상기 기둥 형태의 활성 영역을 감싸도록 게이트를 형성하는 단계; 상기 게이트를 포함한 소자분리 영역 상에 소자분리용 제3절연막을 형성하는 단계; 및 상기 기둥 형태의 활성 영역 상단에 이온주입을 수행하여 소오스 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 하드마스크 패턴은 산화막과 질화막의 적층막으로 형성하는 것을 포함한다.
상기 노출된 실리콘기판의 소자분리 영역을 리세스 하는 단계는, 100∼5000Å 깊이로 리세스되도록 수행하는 것을 포함한다.
상기 제1질화막을 과도 에치-백하는 단계는, 상기 소자분리 영역이 100∼5000Å 깊이만큼 식각되도록 수행하는 것을 포함한다.
상기 실리콘기판의 소자분리 영역을 등방성 식각하는 단계는, 상기 소자분리 영역의 양측이 50∼500Å 깊이만큼 식각되도록 수행하는 것을 포함한다.
상기 비트라인은 확산방지막과 배선용 금속막의 적층막으로 형성하는 것을 포함한다.
상기 확산방지막은 WSix막, WN막, Ti막, TiN막 및 WSiN막 중에서 어느 하나의 단일막으로 형성하거나, 또는, 이들을 조합하여 2개 이상의 적층막으로 형성하는 것을 포함한다.
상기 확산방지막은 10∼1000Å 두께로 형성하는 것을 포함한다.
상기 배선용 금속막은 W막으로 형성하는 것을 포함한다.
상기 비트라인 물질을 형성하는 단계 후, 상기 비트라인 물질이 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계 전, 상기 비트라인 물질 상에 질화막을 형성하는 단계를 더 포함한다.
상기 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계는, 상기 소자분리 영역이 50∼1000Å 깊이만큼 식각되도록 수행하는 것을 포함한다.
상기 제2질화막은 10∼1000Å 두께로 형성하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 이온주입을 통하여 실리콘기판 내에 매몰 형태의 비트라인이 형성되고, 기둥 형태로 돌출된 활성 영역의 상, 하에 소오스/드레인 영역을 배치시켜서 수직 채널을 유도하는 수직 구조의 트랜지스터를 포함한 반도체 소자에 있어서, 상기 드레인은 기둥 형태로 돌출된 활성 영역의 저면 양측 내에 형성되고, 상기 비트라인은 금속막의 증착 및 식각 공정을 통하여 상기 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태로 형성되는 것을 특징으로 한다.
이와 같이, 본 발명은 금속막의 증착 및 식각 공정을 통하여 비트라인을 형 성함에 따라, 종래에 따른 수직 채널 구조의 트랜지스터에서, 도핑된 실리콘기판 부분을 비트라인으로 사용하는 것에 비해 시트 저항(sheet resistance)을 감소시킬 수 있다.
따라서, 본 발명은 시트 저항의 감소로 인하여 수직 채널 구조의 트랜지스터의 장점인 콘택 저항 감소 및 채널 길이 개선의 효과를 극대화시킬 수 있게 되므로, 그래서, 소자의 전류 구동 능력을 향상시킬 수 있다.
자세하게, 이하에서는 도 2a 내지 도 2i를 참조하여 본 발명의 실시예에 따른 수직 채널 구조의 트랜지스터를 포함한 반도체 소자의 제조방법을 설명하도록 한다.
도 2a를 참조하면, 소자분리 영역 및 활성 영역으로 구획된 실리콘기판(200) 상에 소자분리 영역을 노출시키는 홀 타입의 하드마스크 패턴(210)을 형성한다. 상기 마스크패턴(210)은 산화막(211)과 질화막(212)으로 적층막으로 형성한다.
그런다음, 상기 마스크패턴(210)을 식각마스크로 이용해서 상기 활성 영역이 홀 타입으로 돌출되도록 상기 노출된 실리콘기판의 소자분리 영역을 리세스한다. 상기 소자분리 영역의 리세스는 100∼5000Å 깊이가 되도록 수행한다. 그래서, 상기 활성 영역은 100∼5000Å 두께만큼 돌출된다.
도 2b를 참조하면, 상기 리스세된 소자분리 영역을 포함한 실리콘기판(200)의 전면 상에 제1질화막(221)을 증착한 후, 상기 제1질화막(221)을 과도 에치-백(over etch-back)한다. 이때, 상기 제1질화막(221)의 과도 에치-백시 상기 실리콘기판(200)의 소자분리 영역 저면 부분도 일부 식각된다. 상기 제1질화막(221)의 과도 에치-백은 상기 소자분리 영역이 100∼5000Å 깊이만큼 식각되도록 수행한다.
도 2c를 참조하면, 상기 제1질화막(221)의 과도 에치-백에 의해 식각된 실리콘기판에 대해 틸트(tilt) 이온주입을 수행하여 상기 홀 타입의 활성 영역 저면 양측 내에 드레인 영역(231)을 형성한다.
그런다음, 상기 제1질화막(221)의 과도-에치백에 의해 식각된 실리콘기판의 소자분리 영역을 등방성 식각한다. 상기 등방성 식각은 상기 소자분리 영역의 양측이 50∼500Å 깊이만큼 식각되도록 수행한다.
도 2d를 참조하면, 상기 등방성 식각된 소자분리 영역을 포함한 실리콘기판(200) 전면 상에 비트라인 물질(240)을 형성한다. 상기 비트라인 물질(240)은 확산방지막(241)과 배선용 금속막(242)의 적층막으로 형성한다. 상기 확산방지막(241)은 WSix막, WN막, Ti막, TiN막 및 WSiN막 중에서 어느 하나의 단일막으로 형성하거나, 또는, 이들을 조합하여 2개 이상의 적층막으로 형성하며, 10∼1000Å 두께로 형성한다. 그리고, 상기 배선용 금속막(242)은 W막을 사용하여 형성한다.
한편, 도시하지는 않았으나, 상기 비트라인 물질 상에 질화막을 더 형성할 수 있다.
그런다음, 상기 비트라인 물질(240) 상에 상기 활성 영역의 수직한 방향에 따라 라인 타입으로 감광막패턴(250)을 형성한 후, 상기 감광막패턴(250)을 식각마스크로 이용해서 상기 비트라인 물질(240)이 홀 타입의 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 50∼1000Å 깊이만큼 식각한다. 여기 서, 상기 소자분리 영역을 식각함에 따라, 실리콘기판과 후속의 소자분리막 및 비트라인 물질의 브릿지를 방지하게 된다.
도 2e를 참조하면, 상기 감광막패턴이 제거된 상태에서 상기 비트라인 물질(240)을 덮도록 상기 소자분리 영역 내에 소자분리용 제1절연막(261)을 매립한 후, 상기 마스크패턴(210)이 노출되도록 상기 소자분리용 제1절연막(261)을 화학적기계적연마(Chemical Mechanical Polishing: CMP)한다. 그래서, 상기 소자분리용 제1절연막(261)은 상기 소자분리 영역 내에 홀 타입의 활성 영역 부분까지 형성된다.
도 2f를 참조하면, 상기 소자분리용 제1절연막(261)을 식각하고, 비트라인 물질(240)을 식각하여 드레인 영역(231)이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태의 비트라인(243)을 형성한다.
여기서, 상기 비트라인(243)이 확산방지막(241)을 포함한 배선용 금속막(242)의 증착 및 식각 공정을 통해 드레인 영역(231)이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되도록 형성됨에 따라, 시트 저항을 감소시킬 수 있다.
따라서, 본 발명은 시트 저항을 감소시킬 수 있어 콘택 저항 감소 및 채널 길이 개선의 효과를 극대화시킬 수 있게 되므로, 그래서, 소자의 전류 구동 능력을 향상시킬 수 있다.
도 2g를 참조하면, 상기 제1질화막 및 하드마스크 패턴을 제거한 후, 상기 제1질화막 및 마스크패턴이 제거된 활성 영역을 포함한 소자분리용 제1절연막(261) 상에 제2질화막(222)을 형성한다. 상기 제2질화막(222)은 10∼1000Å 두께로 형성한다.
그런다음, 상기 소자분리 영역이 매립되도록 상기 제2질화막(222)이 형성된 소자분리용 제1절연막(261) 상에 소자분리용 제2절연막(262)을 증착한 후, 상기 활성 영역이 노출되도록 소자분리용 제2절연막(262)을 식각한다. 그래서, 상기 활성 영역은 기둥 형태로 존재하게 된다.
도 2h를 참조하면, 상기 기둥 형태로 존재하는 활성 영역에 형성된 제2질화막을 제거한 후, 상기 기둥 형태의 활성 영역에 게이트 절연막(271)을 형성한다. 그런다음, 상기 기둥 형태의 활성 영역을 감싸도록 게이트 도전물질(272)을 형성하여, 이를 통해, 게이트(270)를 형성한다.
도 2i를 참조하면, 상기 게이트(270)를 포함한 소자분리 영역 상에 소자분리용 제3절연막(263)을 형성한 후, 상기 기둥 형태의 활성 영역 상단에 이온주입을 수행하여 소오스 영역(232)을 형성하여, 이로써, 수직 채널 구조의 트랜지스터를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 수직 채널 구조의 트랜지스터를 포함하는 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은 기둥 형태로 돌출된 활성 영역의 저면 양측 내에 드레인을 형성하고, 확산방지막을 포함한 금속막의 증착 및 식각 공정을 통하여 상기 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태로 비트라인을 형성함으로써, 종래에 따른 수직 구조의 트랜지스터에 비해 시트 저항을 감소시킬 수 있다.
따라서, 본 발명은 시트 저항의 감소로 인하여 수직 채널 구조의 트랜지스터의 장점인 콘택 저항 감소 및 채널 길이 개선의 효과를 극대화시킬 수 있게 되므로, 그래서, 소자의 전류 구동 능력을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은 금속막의 증착 및 식각 공정을 통해 비트라인을 형성함으로써, 종래에 따른 비트라인 형성 공정에 비해 시트 저항을 감소시킬 수 있다.
따라서, 본 발명은 콘택 저항 감소 및 채널 길이 개선의 효과를 극대화시킬 수 있으며, 그래서, 소자의 전류 구동 능력을 향상시킬 수 있다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 소자분리 영역 및 활성 영역으로 구획된 실리콘기판 상에 상기 소자분리 영역을 노출시키는 홀 타입의 하드마스크 패턴을 형성하는 단계;
    상기 노출된 실리콘기판의 소자분리 영역을 리세스 하는 단계;
    상기 리스세된 소자분리 영역을 포함한 실리콘기판의 전면 상에 제1질화막을 형성하는 단계;
    상기 제1질화막을 과도 에치-백하는 단계;
    상기 홀 타입의 활성 영역 저면 양측 내에 드레인 영역을 형성하는 단계;
    상기 실리콘기판의 소자분리 영역을 등방성 식각하는 단계;
    상기 등방성 식각된 소자분리 영역을 포함한 실리콘기판 전면 상에 비트라인 물질을 형성하는 단계;
    상기 비트라인 물질이 홀 타입의 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계;
    상기 소자분리 영역 내에 홀 타입의 활성 영역 부분까지 소자분리용 제1절연막을 형성하는 단계;
    상기 소자분리용 제1절연막과 비트라인 물질을 식각하여 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태의 비트라인을 형성하는 단계;
    상기 제1질화막 및 하드마스크 패턴을 제거하는 단계;
    상기 제1질화막 및 마스크패턴이 제거된 활성 영역을 포함한 소자분리용 제1절연막 상에 제2질화막을 형성하는 단계;
    상기 활성 영역이 기둥 형태로 존재하도록 제2질화막이 형성된 소자분리용 제1절연막 상에 소자분리용 제2절연막을 형성하는 단계;
    상기 제2질화막을 제거하는 단계;
    상기 기둥 형태의 활성 영역을 감싸도록 게이트를 형성하는 단계;
    상기 게이트를 포함한 소자분리 영역 상에 소자분리용 제3절연막을 형성하는 단계; 및
    상기 기둥 형태의 활성 영역 상단에 이온주입을 수행하여 소오스 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 하드마스크 패턴은 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 노출된 실리콘기판의 소자분리 영역을 리세스 하는 단계는, 100∼5000Å 깊이로 리세스되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 제1질화막을 과도 에치-백하는 단계는, 상기 소자분리 영역이 100∼5000Å 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 실리콘기판의 소자분리 영역을 등방성 식각하는 단계는, 상기 소자분리 영역의 양측이 50∼500Å 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 4 항에 있어서,
    상기 비트라인은 확산방지막과 배선용 금속막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 확산방지막은 WSix막, WN막, Ti막, TiN막 및 WSiN막 중에서 어느 하나의 단일막으로 형성하거나, 또는, 이들을 조합하여 2개 이상의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 확산방지막은 10∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 배선용 금속막은 W막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 4 항에 있어서,
    상기 비트라인 물질을 형성하는 단계 후, 상기 비트라인 물질이 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계 전, 상기 비트라인 물질 상에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 4 항에 있어서,
    상기 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계는, 상기 소자분리 영역이 50∼1000Å 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 4 항에 있어서,
    상기 제2질화막은 10∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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