KR100551786B1 - 반도체 메모리의 반도체 메모리 셀 어레이의 메모리 셀제조 방법 - Google Patents

반도체 메모리의 반도체 메모리 셀 어레이의 메모리 셀제조 방법 Download PDF

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Abstract

메모리 셀 노드로서의 일전극과 메모리 셀 어레이의 공통 짝전극으로서의 제 2 전극을 구비한 캐패시터가 반도체 기판에 형성되고 그런 다음 전계 효과 트랜지스터(FET)가 이 캐패시터 위에 생성되는 본 발명은 캐패시터의 수직 구성물 및 이 위에 배열되는 수직 FET를 구비한 메모리 셀을 제공하되 이는 보다 적은 비용으로 그리고 기술적으로 보다 신뢰성있는 방식으로 생성될 수 있는 것에 기반을 두고 있다. 이것은 평행하게 진행하고 제 1 깊이를 갖는 두 개의 제 1 트렌치가 반도체 기판 내에 에칭되고, 이 트렌치 사이에 그것의 좁은 측면에서 반도체 기판에 연결되고 그것의 밑면에서 절단되며 반도체 기판으로부터 분리되는 웹이 형성됨으로써 달성된다. 서스펜딩된 웹은 폐쇄된 유전체를 제공받는다. 충진 후, FET가 적용되고 메모리 노드로서 웹에 연결된다.

Description

반도체 메모리의 반도체 메모리 셀 어레이의 메모리 셀 제조 방법{METHOD FOR PRODUCING A MEMORY CELL OF A MEMORY CELL FIELD IN A SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리의 메모리 셀 어레이의 메모리 셀 제조 방법에 관한 것으로, 그에 따라 메모리 셀 어레이의 메모리 셀 노드로서의 일 전극과 공통 역전극(common counterelectrode)으로서의 제 2 전극을 구비한 캐패시터가 반도체 기판 내에 형성되고, 그런 다음 전계 효과 트랜지스터(FET)가 이 캐패시터 위에 생성되되, 이 트랜지스터는 캐패시터의 메모리 셀 노드, 워드 라인 및 비트 라인에 연결된다.
소위 DRAM(Dynamic Random Access Memories)에서 사용되는, 도입부에서 언급된 유형의 메모리 셀은 전하를 통해 비트를 저장할 수 있는 캐패시터를 구비한다. 메모리 내에서 정보를 판독 및 기록하기 위해, 즉 캐패시터에 전하를 유입 또는 검색하기 위해, 게이트 도전체(GC)에 의해 워드라인에 연결되고 제 2 소스 드레인 접합부에 의해 비트 라인에 연결되는 전계 효과 트랜지스터가 사용된다. 반도체 메모리는 워드 및 비트 라인을 통해 어드레싱될 수 있는 다수의 이들 메모리 셀을 포 함한다.
반도체 웨이퍼에서의 실장 밀도를 증가시키기 위해 구조체 폭을 감소시키는 꾸준한 노력으로, 본 발명은 메모리 셀의 기하학적 범위도 감소시킬 것이다. 이러한 이유로, 이 메모리 셀은 반도체 기판 내에서 수직으로 구성될 수 있는데, 즉 특히 캐패시터가 기판의 깊이 내로 유입될 수 있고 FET는 수직으로 구성될 수 있으며 캐패시터 위에 정렬될 수 있다.
독일 특허 출원 101 11 760.4 호는 트렌치가 반도체 층을 구비한 기판 내에 에칭되는, 반도체 메모리의 메모리 셀을 제조하는 방법을 설명한다. 이것은 트렌치에 의해 포위되는 웹(web)이 남겨지는 방식으로 이루어진다. 그런 다음 캐패시터의 유전체는 웹의 측벽 상에 부가된다. 이어서 트렌치는 인접 메모리 셀들의 공통 캐패시터 전극으로서 역할을 하는 트렌치 충진물이 제공된다. FET의 구조체는 웹의 상단 측면 상에 구현된다.
이 방법에서, 웹을 생성하기 위해 리쏘그래피 동안 교차되는 라인을 사용할 필요가 있다. 이것은 오늘날의 종래의 기술의 경우에서 어렵게만 구현될 수 있는 중요한 처리 단계이다.
트렌치 에칭의 깊이는 SOI 기판(절연체 물질 상의 실리콘)을 사용하는 경우 절연 층에 의해 정지된다. 이 절연은 그것의 밑면에서 메모리 노드를 종결시키기 위해 필요하다. 이러한 기판은 대개 도핑된 실리콘 상에 비도핑된 실리콘의 에피택셜 성장에 의해 생성되는 사전도핑된 웨이퍼(n+ 도핑됨)를 사용한다. 비도핑된 영역으로서 의도되는 상위 층으로 도펀트 유입이 이 프로세스에서 야기된다. 이것 은 보다 낮은 소스-드레인 접합부의 프로파일을 평탄화할 것이며, 이는 FET의 저조한 전류 수율을 야기할 것이다. 도펀트의 도입이 고려되지 않았을지라도, 이 소스-드레인 접합부는 그럼에도 불구하고 프로세스 흐름의 모든 열 처리 단계에 처해지고, 이는 프로파일의 평탄화 및 더한 전력 손실을 야기할 것이다. 이 알려진 방법에 있어서, 충분한 용량을 갖는 캐패시터를 획득하기 위해 대략 90의 종횡비(aspect ratio)를 가져야 하는 독립적인 실리콘 웹(free-standing silicon webs)이 생성된다. 이러한 구조체는 물 세척 및 열 처리 과정 동안, 예를 들어 에칭 및 있을 수 있는 에칭 손상의 어닐링 이후 측면 영역을 세척하는 동안 기계적으로 불안정하다.
트렌치에 의해 둘러싸여지는 개개의 웹은 이 방법으로 형성되기 때문에, 이 방법으로 구현된 메모리 셀은 또한 메모리의 연속적인 워드 라인에 대해 직접인 연결을 가지지 않는다. 게이트와 워드 라인 사이의 연결은 비트 라인과 자기 정렬 방식(self-aligned manner)으로 이루어진다. 그러나, 기능적 개념으로서 여겨져야하는, 전형적으로 0.4F의 리쏘그래피 중첩 공차(lithographic superposition tolerances)이되, F는 리쏘그래픽하게 생성될 수 있는 최소 피쳐 크기인 경우에서, 이것은 워드 라인과 상위 소스-드레인 접합부 사이의 회로를 단락시킬 수 있다.
본 발명의 목적은 캐패시터의 수직 구조체 및 보다 낮은 비용으로 또한 기술적으로 보다 신뢰성 있는 방식으로 생성될 수 있는 캐패시터 상에 배열된 수직 FET를 구비한 메모리 셀을 제공하는 것이다.
이 목적은, 본 발명에 따라 평행하게 진행하고 제 1 깊이를 갖는 두 개의 제 1 트렌치가 반도체 기판 사이에 에칭되되, 이 트렌치 사이에는 기판 표면에 대해 수직으로 진행하는 두 개의 긴 측면을 갖는 반도체 기판의 물질로 구성된 웹이 형성되며, 이 웹은 긴 측면 사이에 위치한 그것의 좁은 측면에서 반도체 기판에 적어도 간접적으로 연결됨으로써 달성된다. 이 경우, 간접적이란 웹이 수단, 예를 들어 절연 중간 층을 통해 반도체 기판에 연ㄴ되거나, (중간 층 없이) 직접 반도체 기판에 연결됨을 의미한다. 이후 웹의 밑면이 절단되어 반도체 기판과 분리된다. 그러므로, 이 웹은 좁은 측면에 의해 반도체 기판으로부터 자유롭게 서스펜딩(suspending)된다. 따라서, 웹의 두 개의 긴 측면 및 지금 자유로운 밑면에서 폐쇄된 유전체가 제공되는 것이 가능해진다. 그 이후, 트렌치는 반도체 물질로 채워진다. 이어서 FET는 웹의 상단 측면 또는 웹 위에 적용되고 메모리 노드로서 웹에 연결된다. 그런 다음 워드 및 비트 라인이 제공되어 FET가 콘택트 연결된다. 메모리 노드에서 반도체 기판으로 전하가 흐를 수 없는 것이 메모리 소자의 또 다른 기능으로서 중요하다. 이렇게 하기 위해, 웹은 전기적으로 그것의 좁은 측면에서 반도체 기판으로부터 절연된다. 이것은 위에서 언급한 프로세스 단계들 중 하나 이전에, 즉 적어도 워드 및/또는 비트 라인의 인가 전에 이루어진다.
이 방법을 통해 모든 이전의 통상적인 방법을 벗어나, 메모리 노드를 제조하는 웹을 사용할 수 있되, 이 웹은 알려져 있는 웹 사용에 비교하여 제조 프로세스 동안 기계적으로 안정적이고, 또한 밑면의 노출의 결과로서 웹은 또한 전기적 절연 유전체를 제공받을 수 있기 때문에 SOI기판의 사용을 피할 수 있다. 그것의 좁은 측면 사이의 웹의 제 1 깊이 및 폭을 통해 메모리 셀의 메모리 행위에 대해 충분한 캐패시턴스를 제공할 수 있다.
본 발명에 따른 방법의 바람직한 실시예에서, FET가 웹에 수직 FET로서 적용된다. 그러므로 일관되게 수직인 구성이 구현되어 반도체 기판의 표면상에 필요한 영역을 최소화할 수 있고, 그 결과로 보다 높은 실장 밀도가 달성될 수 있다.
본 발명에 따른 방법의 또 다른 실시예는, 제 1 트렌치와, 웹의 좁은 측면을 형성하는, 적어도 웹의 좁은 측면에서 전기적 절연 층이 제공되고 이어서 충진되는, 제 2 깊이를 갖는 제 2 트렌치에 대해 횡으로 에칭함으로써 좁은 측면에서 제조될 웹의 전기적 절연을 제공하되, 제 2 깊이는 제 1 깊이와 동일하다. 적어도 끝 측면에 적용된 절연 층은 이 끝 측면을 통해 메모리 노드에서 반도체 기판 내로 전하가 흐를 수 없도록 한다. 이 절연은 메모리 노드를 형성하는 전극으로서 웹을 통해 캐패시터를 완성한다.
제 2 깊이는 편의상 제 1 깊이보다 더 깊다. 이것은 메모리 노드 주위의 유전체의 "밀도(denseness)"의 신뢰성을 증가시키는데, 그 이유는 이 절연층은 웹의 밑면까지 좁은 측면에서 신뢰성있게 도입될 수 있기 때문이다.
대체로, 웹의 밑면이 아직 절단되지 않았거나 또는 웹이 제 1 트렌치의 충진재에 의해 유지되는 경우, 즉, 웹의 소정 측면이 유지되고 있는 경우 제 2 트렌치를 도입할 수 있다. 그러나, 기술적 관점에서는, 제 1 트렌치의 에칭 이전에 제 2 트렌치를 도입하는 것이 바람직하다.
이 방법의 바람직한 실시예에서, 반도체 기판이 실리콘으로 구성되는 것이 특히 그러한 경우인데, 그 이유는 실리콘이 현재 가장 흔히 사용되는 반도체 물질 이기 때문이다.
본 발명에 따른 방법의 또 다른 실시예에서는, 제 2 트렌치의 에칭 이후, 제 2 트렌치 영역은 제 2 트렌치의 폭에 비해 얇은 실리콘 산화물 층이 제공되고, 제 2 트렌치는 이어서 도핑된 폴리실리콘으로 채워진다. 한편으로 실리콘 산화물은 모든 제 2 트렌치가 실리콘 산화물로 구성된 층을 제공받는 경우 웹의 끝 측면에서도 신뢰성있게 존재하는 절연 층을 구성한다. 다른 한편으로, 실리콘 산화물은 뒤이은 프로세스 및 작용에서의 트렌치 충진을 위한, 라이너(liner)로도 지칭되는 보호 층을 구성하는데, 적절하다면 에칭 정지 층을 구성한다.
본 발명에 따른 방법의 또 다른 실시예에서, 제 1 트렌치의 에칭 이후, 실리콘 산화물은 그 내부 측면 상에 증착되며, 이 실리콘 산화물은 이어서 제 1 트렌치의 하위 영역에서 다시 제거되고 그런 다음 제거된 실리콘 산화물 층의 영역의 제 1 트렌치의 하부를 절단하고 제 1 트렌치를 웹 아래에서 서로 연결하는 에칭 동작이 수행된다. 이 경우에서는 또한, 실리콘 산화물이 다시 라이너로서 동작하며, 그에 따라 제 1 트렌치의 밑면의 개구부를 통해 목표지정 방식(targeted manner)으로 그 지점에서 정확히 에칭할 수 있게 되며, 결과적으로 웹의 하부를 절단할 수 있게 된다.
본 발명은 예시적인 실시예를 사용하여 이하에서 보다 자세히 설명될 것이다.
도 1a 내지 도 8a는 본 발명에 따라 서로 추구하는 프로세스 단계로 제조되는 메모리 셀을 구비한 메모리 셀 어레이의 상세한 평면도,
도 1b, 2b, 3b, 3c, 4b, 4c, 5b, 5c, 6b, 6c, 7b, 7c, 8b 및 도 8c는 도면 a와 연관되어 각각 설명한 섹션 라인을 따른 메모리 셀의 상세한 설명의 단면도.
본 발명에 따른 방법에 있어서, 통상적인 패드 산화물(2), 패드 질화물(30) 및 BSG(borosilicate glass)로 구성된 제 1 하드 마스크(4)는 실리콘으로 구성된 반도체 기판(1)에 적용된다.
이 예시적인 실시예에서 설명한 방법에서, 청구항에서 제 2 트렌치(5)로서 지정된 트렌치가 먼저 에칭되어 이들 제 2 트렌치(5)는 용어 통일을 위해 먼저 언급된다.
도 1에 예시되어 있는 바와 같이, 제 2 트렌치(5)는 반도체 기판(1)내로 도입되되, 제 1 스트립 리쏘그래피 단계에 의해, 제 1 하드 마스크(4)는 생성될 제 2 트렌치(5)의 영역에서 제거되고 이어서 이방성 에칭이 수행된다.
도 2에 예시되어 있는 바와 같이, 제 1 하드 마스크(4)는 제거되고 이어서 제 2 트렌치(5)는 그들의 영역 상에서 실리콘 산화물로 구성된 제 1 라이너(6)를 제공받고 이어서 도핑된 실리콘(7)으로 채워진다. 폴리실리콘(7)의 에칭(etching-back) 이후, 제 2 트렌치(5)는 상단에서 실리콘 산화물(8)로 채워진다. 이어서 제 2 하드 마스크(9)가 부가된다.
도 3에 예시되어 있는 바와 같이, 제 1 트렌치(10)는 현재 폐쇄된 제 2 트렌치(5)에 대해 횡으로 반도체 기판(1) 내에 도입되되, 제 2 스트립 리쏘그래피 단계에 의해, 제 2 하드 마스크(9)는 생성될 제 2 트렌치 영역에서 제 1 스트립 리쏘그래피 단계에 대해 수직으로 횡으로 제거되고 이어서 이방성 에칭이 수행된다. 그러므로 웹(11)이 생성된다. 이 경우에서, 제 2 트렌치(5) 상의 실리콘 산화물(8) 및 제 1 라이너(6)는 제 2 트렌치(5)의 도핑된 폴리실리콘(7) 상에서의 침범(attack)을 방지한다.
도 3c는 제 2 트렌치(5)의 제 2 깊이(12)를 예시하는데, 이는 제 1 트렌치(10)의 제 1 깊이(13)는 보다 작고, 즉 제 1 트렌치(10)는 제 2 트렌치(5)만큼 깊게 에칭되지 않는다는 것을 나타낸다.
이어서 도 3c에 예시되어 있는 바와 같이, 실리콘 산화물로 구성된 제 2 라이너(14)가 제 1 트렌치(10) 내로, 즉 제 1 트렌치(10)의 영역에 부가된다.
이 제 2 라이너(14)는 건식 에칭 또는 이전의 비소 도핑을 통해 이루어진 선택적 실리콘 산화물 에칭에 의해 제 1 트렌치(10)의 밑면에서 개방, 즉 부분적으로 제거된다.
도 4에 예시되어 있는 바와 같이, 등방성 또는 이방성 에칭 단계에 의해, 모든 제 1 트렌치(10)는 그들의 밑면에서 그들의 제각각의 인접 제 1 트렌치(10)까지 에칭된다. 도 4c에 예시되어 있는 바와 같이, 제 2 라이너(14)는 자신의 역할을 다하고 제거된다.
도 5에 도시되어 있는 바와 같이, 실리콘 질화물로 구성된 제 3 라이너(16)는 이제 웹(11)의 영역에 부가되고 결국 이제 노출된 밑면(15)을 갖게되는데, 이 라이너는 이후의 에칭 단계 동안 에칭 중단재로서 역할을 한다. 웹(11)의 상단 측면 상의 FET의 채널 영역을 보호하기 위한 확산 장벽물을 제조하기 위해, 웹(11)의 상단 측면의 영역에서 제 3 라이너(16)의 실리콘 질화물 층을 이제 보강할 필요가 있다. 이렇게 하기 위해, 제 1 트렌치(10)는 폴리실리콘(17)으로 채워지고 에칭되고, 실리콘 질화물 층의 보강재(18)가 부가되고 폴리실리콘(17)이 제 1 트렌치로부터 다시 제거되며, 이는 도 6b에 도시되어 있다.
이어서 제 3 라이너(16)는 제거되고, 실리콘 질화물 층이 웹의 상위 영역에서 약화될 지라도, 그것은 보강재(18)로 인해 보존된다.
이후, 보강재(18)에 의해 보호되는 상위 영역을 제외한, 웹(11)의 실리콘은 기상 도핑(gas phase doping)으로 비소 또는 인으로 고도로 도핑된다. 각 웹(11)의 물질은 이제 메모리 노드용 전극으로서 역할을 할 수 있다.
이어서 실리콘 질화물 층(19)은 고도로 도핑된 웹(11) 상으로 증착되되, 이 층은 이후의 캐패시터용 유전체로서 역할을 한다. 제 1 트렌치(10)는 LPCVD 프로세스에서 고도로 도핑된 폴리실리콘(20)으로 채워지며, 이 폴리실리콘은 이후에 공통 역전극을 구성한다. 그러므로, 이 캐패시터는 도 6c에 도시되어 있는 바와 같이 제조되었다.
도 7에 따르면, 폴리실리콘(20)은 보강재(18)를 제거하기 위해 보강재(18)의 하위 에지(21)까지 에칭된다. 그런 다음 웹(11)의 상단 측면 상에 수직 FET를 구 성할 수 있다. 이렇게 하기 위해, 폴리실리콘(20)의 충진물 상에 트렌치 상단 측면 산화물(22)의 증착은 웹(11)의 측벽의 상위 부분에서 생성될 FET용의 실리콘 산화물로 구성된 게이트 산화물(23)의 증착 또는 성장 바로 이전에 이루어진다. 제각각의 웹(11)의 상단 측면의 도핑 이후에, 상위 소스/드레인 영역(24)이 구현된다. 하위 소스/드레인 영역(25)은 웹의 비도핑된 및 도핑된 하위 부분 사이에 존재한다.
전기적으로 도전성의 물질, 예를 들어 고도로 도핑된 실리콘 또는 금속으로 구성된 게이트 커넥터(26)는 게이트 산화물(23)에 적용된다. 이 후, 상위 영역은 실리콘 산화물로 채워지고 상단 측면(27)은 연마되며 이는 도 8b에 도시되어 있다. 게이트 커넥터(26)는 이제 워드 라인으로서 역할을 하며, 이 경우 외부 워드 라인으로의 특정 콘택트 연결은 방지되는데, 그 이유는 제 2 스트립 리쏘그래피의 결과로서, 게이트 커넥터(26)는 연속적인 워드 라인으로서 구현될 수 있기 때문이다.
FET의 하위 소스/드레인 영역(25)은 메모리 노드로서 역할을 하는 제각각의 웹(11)에 연결된다. 도 8c에 예시되어 있는 바와 같이, 상위 소스/드레인 영역(24)은 통상적인 방식으로 연마된 상단 측면(27)에 적용된 비트 라인(28)에 콘택트 연결된다.

Claims (8)

  1. 반도체 메모리의 메모리 셀 어레이의 메모리 셀을 제조하되, 메모리 셀 노드로서의 일 전극과 공통 역전극으로서의 제 2 전극을 구비한 캐패시터가 반도체 기판 상에 형성되고 그런 다음 전계 효과 트랜지스터(FET)가 상기 캐패시터 위에 생성되며, 이 트랜지스터는 상기 캐패시터의 상기 메모리 셀 노드, 워드 라인 및 비트 라인에 연결되는 방법에 있어서,
    - 평행하게 진행하고 제 1 깊이(13)를 갖는 두 개의 제 1 트렌치(10)가 상기 반도체 기판(10) 상에 에칭되며, 이 트렌치 사이에는 상기 기판 표면에 대해 수직으로 진행하는 두 개의 긴 측면을 갖는 상기 반도체 기판의 물질로 구성된 웹(10)이 형성되되, 이 웹은 상기 긴 측면 사이에 위치한 그것의 좁은 측면에서 상기 반도체 기판(1)에 적어도 간접적으로 연결되고,
    - 이후, 상기 웹(11)은 그것의 밑면(15)에서 절단되고 상기 반도체 기판(1)으로부터 분리되고,
    - 이후, 상기 웹(11)은 그것의 두 개의 긴 측면 및 그것의 지금 자유로운 밑면(15)에서 폐쇄된 유전체(19)를 제공되고,
    - 이후, 상기 제 1 트렌치(10)는 반도체 물질(20)로 채워지고,
    - 이후, 상기 FET는 상기 웹(11)의 상기 상단 측면에 또는 상기 웹(11) 위에 적용되고 메모리 노드로서 상기 웹(11)에 연결되며,
    - 이후, 상기 워드 라인(26) 및 비트 라인(28)은이 제공되어 상기 FET는 콘 택트 연결되며,
    - 상기 언급된 프로세스 단계 중 하나 이전에, 상기 웹(11)은 그것의 좁은 측면에서 상기 반도체 기판(11)으로부터 전기적으로 절연되는
    방법.
  2. 제 1 항에 있어서,
    상기 FET는 수직 FET로서 상기 웹(11)에 적용되는 방법.
  3. 제 1 항에 있어서,
    상기 좁은 측면에서의 상기 웹(11)의 상기 전기적 절연은, 상기 제 1 트렌치(10)와, 상기 웹(11)의 상기 좁은 측면을 형성하는, 적어도 상기 웹(11)의 상기 좁은 측면에서 전기적 절연 층이 제공되고 이어서 채워지는, 제 2 깊이(12)를 갖는 제 2 트렌치(5)에 대해 횡으로 에칭함으로써 제조되되, 상기 제 2 깊이(12)는 상기 제 1 깊이(13)와 적어도 동일한 방법.
  4. 제 3 항에 있어서,
    상기 제 2 깊이(12)는 상기 제 1 깊이(13)보다 더 깊은 방법.
  5. 제 3 항에 있어서,
    상기 제 2 트렌치(5)는 상기 제 1 트렌치(10)의 상기 에칭 이전에 도입되는 방법.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘으로 구성되는 방법.
  7. 제 6 항에 있어서,
    상기 제 2 트렌치(5)의 상기 에칭 이후, 상기 제 2 트렌치(5)의 영역은 상기 제 2 트렌치(5)의 폭에 비해 얇은 실리콘 산화물 층(6)이 제공되고, 이어서 상기 제 2 트렌치(5)는 도핑된 폴리실리콘(7)으로 충진되는 방법.
  8. 제 6 항에 있어서,
    상기 제 1 트렌치(10)의 상기 에칭 이후, 실리콘 산화물(14)은 그것의 내부 측면 상에 증착되고, 이 실리콘 산화물은 이어서 상기 제 1 트렌치(10)의 상기 하위 영역에서 다시 제거되고 그런 다음 상기 제거된 실리콘 산화물 층(14)의 상기 영역에서 상기 제 1 트렌치(10)의 하부를 절단하고 상기 웹(11) 아래에서 상기 제 1 트렌치들을 서로 연결하는 에칭 동작이 수행되는
    방법.
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