KR100403442B1 - Ｄｒａｍ-셀 장치 및 제조 방법 - Google Patents

Ｄｒａｍ-셀 장치 및 제조 방법 Download PDF

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KR100403442B1 KR10-2001-7011606A KR20017011606A KR100403442B1 KR 100403442 B1 KR100403442 B1 KR 100403442B1 KR 20017011606 A KR20017011606 A KR 20017011606A KR 100403442 B1 KR100403442 B1 KR 100403442B1
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Abstract

본 발명은 DRAM-셀 장치 및 그 제조 방법에 관한 것이다. 본 발명에 따라, 비트라인(B)은 기판(1)의 트렌치(G)의 하부에 배치된다. 워드라인(W)은, 아래쪽으로 트렌치 내부까지 이르고 비트라인 위에 배치된 돌출부를 제외하고 기판(1)상에 배치된다. 트랜지스터는, 소스/드레인-영역(S/Do)이 워드라인(W) 아래에 및 이웃하는 트렌치(G) 사이에 배치된 버티컬 트랜지스터이다. 커패시터는 상부 소스/드레인-영역(S/Do)과 연결된다. 워드라인(W)으로부터 절연되고 상부 소스/드레인-영역(S/Do)에 인접하는 동시에 워드라인(W)을 상부 및 측면으로부터 감싸는 도전 구조물(L)이 상기 상부 소스/드레인-영역(S/Do)을 커패시터와 연결시킬 수 있다.

Description

ＤＲＡＭ-셀 장치 및 제조 방법 {DRAM CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME}
DRAM-셀 장치의 메모리 셀로서는 현재 거의 독점적으로, 트랜지스터 및 커패시터를 각각 하나씩 포함하는 소위 1-트랜지스터-메모리 셀이 사용된다. 메모리 셀의 정보는 전하의 형태로 커패시터에 저장된다. 커패시터가 트랜지스터와 연결 됨으로써, 워드라인을 통한 트랜지스터의 트리거링시에 커패시터의 전하가 비트라인을 통해 판독 출력될 수 있다.
일반적으로는, 충전 밀도가 높은 DRAM-셀 장치를 형성하려는 노력이 강구된다.
US 5 497 017호에는 1-트랜지스터-메모리 셀을 포함하는 DRAM-셀 장치가 기술되어 있다. 메모리 셀 당 필요로 하는 공간은 4F2일 수 있으며, 이 경우 F는 적용된 기술로 만들 수 있는 구조물의 최소 크기이다. 비트라인을 형성하기 위해, 실리콘 기판 내부에서 서로 평행하게 뻗는 트렌치가 에칭된다. 트렌치를 채우지않는 얇은 절연층이 증착된다. 비트라인을 형성하기 위해 트렌치가 텅스텐으로 충진된다. 개별 트렌치의 각각의 측면에서 절연층이 제거 됨으로써, 비트라인의 측면이 부분적으로 노출된다. 버티컬 트랜지스터의 소스/드레인-영역 및 채널 영역은 에피택셜 성장에 의해 형성된다. 이 때 트랜지스터의 하부 소스/드레인-영역의 측면은 비트라인에 인접한다. 워드라인은 비트라인에 대해 가로로 및 서로 이웃하는 트랜지스터 사이에 배치된 트렌치 내부에서 뻗는다.
본 발명은 DRAM-셀 장치, 즉 비트라인이 기판 내부에 매립된, 임의의 다이내믹 액세스가 가능한 메모리 셀 장치 및 그 제조 방법에 관한 것이다.
도 1은 제 1 절연층, 질화실리콘으로 이루어진 층, 제 2 절연층, 트렌치 및 절연부를 형성한 후의 기판의 횡단면도이며,
도 2는 비트라인 및 제 1 도핑 영역을 형성한 후의 도 1의 횡단면도이고,
도 3a는 추가 절연부, 제 2 도핑 영역, 워드라인, 보호층 및 스페이서를 형성한 후의 도 2의 횡단면도이며,
도 3b는 도 3a의 프로세스 단계 후의 도 3a의 횡단면과 평행한 기판의 횡단면도이고,
도 3c는 도 3a의 프로세스 단계 후의 도 3a의 횡단면과 수직인 기판의 횡단면도이며,
도 3d는 도 3a의 프로세스 단계 후의 도 3c의 횡단면과 평행한 기판의 횡단면도이고,
도 3e는 제 1 절연층, 비트라인, 절연부, 추가 절연부, 워드라인 및 스페이서가 도시된 기판의 평면도이며,
도 4a는 절연 구조물, 마스크, 홈, 도전 구조물, 추가 절연 구조물, 상부 소스/드레인-영역, 채널 영역 및 하부 소스/드레인-영역이 형성된 후의 도 3a의 횡단면도이고,
도 4b는 도 4a의 프로세스 단계 후의 도 3b의 횡단면도이며,
도 4c는 도 4a의 프로세스 단계 후의 도 3c의 횡단면도이고,
도 4d는 도 4a의 프로세스 단계 후의 도 3d의 횡단면도이며,
도 5는 메모리 노드, 도전 스페이서 및 커패시터 플레이트를 형성한 후의 도 4d의 횡단면도이다.
본 발명의 목적은, 비트라인이 기판 내부에 매립되어 있고 메모리 셀 당 필요로 하는 공간이 4F2인 동시에 선행 기술에 비해 더 적은 프로세스 비용으로 제조될 수 있는, 트랜지스터 및 커패시터를 각각 하나씩 포함하는 메모리 셀을 갖춘 DRAM-셀 장치를 제공하는 것이다. 본 발명의 목적은 또한 상기 DRAM-셀 장치의 제조 방법을 제공하는 것이다.
상기 목적은, 기판이 실제로 서로 평행하게 뻗는 트렌치를 포함하고, 상기 트렌치 내부에 비트라인이 각각 하나씩 배치되어 있는, 트랜지스터 및 커패시터를 각각 하나씩 포함하는 메모리 셀을 갖춘 DRAM-셀 장치에 의해서 달성된다. 비트라인은 관련 트렌치의 하부에 배치된다. 트렌치에 대해 평행하게 뻗고 상기 트렌치의 제 1 측면에 배치된 스트립 형태의 리세스를 제외한 트렌치의 하부에는, 비트라인과 기판 사이에 배치된 절연부가 제공된다. 트렌치의 하부 위에 배치된 트렌치의 측면부 및 비트라인의 상부면에는 추가의 절연부가 제공된다. 워드라인은 비트라인에 대해 가로로 뻗는다. 아래쪽으로 트렌치 내부까지 이르러 비트라인 위에 배치된 돌출부를 제외한 상기 워드라인은 기판 위에서 뻗는다. 트렌치 내부의 비트라인 위에는 절연 구조물 및 워드라인의 돌출부가 교대로 배치된다. 메모리 셀의 트랜지스터는 버티컬 트랜지스터로 형성된다. 트랜지스터의 상부 소스/드레인-영역 및 하부 소스/드레인-영역은 트렌치 사이에 배치된다. 기판내에는 추가 절연 구조물이 배치되고, 상기 구조물은 트렌치를 따라 서로 이웃하는 트랜지스터의 상부 소스/드레인-영역을 서로 분리시킨다. 트랜지스터의 상부 소스/드레인-영역은 메모리 셀의 커패시터와 연결된다.
워드라인의 돌출부는 트랜지스터의 게이트 전극으로서 작용한다.
상기 목적은 또한, 기판상에 절연층이 형성되고, 트랜지스터 및 커패시터를 각각 하나씩 포함하는 메모리 셀을 갖춘 DRAM-셀 장치의 제조 방법에 의해서 달성된다. 기판 내부에는 실제로 서로 평행하게 뻗는 트렌치가 형성된다. 트렌치에 대해 평행하게 뻗고 트렌치의 제 1 측면에 배치된 스트립 형태의 리세스를 제외한 트렌치의 하부에 절연부가 제공된다. 트렌치의 하부에 비트라인이 각각 하나씩 형성된다. 트렌치의 하부 위에 배치된 트렌치의 측면부 및 비트라인에 추가 절연부가 제공된다. 도전 재료가 제공되어 트렌치가 충진된다. 상기 도전 재료를 커버하는 보호층이 형성된다. 상기 보호층에 의해 커버되고 비트라인에 대해 가로로 뻗으며 아래쪽으로 트렌치 내부까지 이르는 돌출부를 포함하는 워드라인이 형성되도록, 상기 도전 재료 및 보호층이 구조화 된다. 기판이 노출될 때까지, 절연 재료를 증착하고 절연층과 함께 보호층 및 기판에 대해 선택적으로 에치 백 함으로써, 워드라인의 돌출부 사이에 있는 영역 중에서 비트라인 위에 배치된 절연 구조물이 트렌치 내부에 형성된다. 기판을 상기 절연 구조물에 대해 선택적으로 에칭 함으로써, 워드라인 사이에 및 트렌치 사이에 홈이 형성된다. 기판 내부의 영역 중에서 트렌치 사이에 및 홈 사이에는 메모리 셀의 트랜지스터의 상부 소스/드레인-영역이 형성된다. 기판 내부의 영역 중에서 상부 소스/드레인-영역 아래에서는, 각각 하나의 리세스에 인접하는 트랜지스터의 하부 소스/드레인-영역이 형성된다. 홈 내부에는 추가 절연 구조물이 형성된다. 각각 하나의 상부 소스/드레인-영역과 연결되는 메모리 셀의 커패시터가 형성된다. 트렌치의 제 1 측면에서 워드라인은 트랜지스터의 게이트 전극으로서 작용하고, 추가 절연부는 게이트 유전체로서 작용한다.
트랜지스터의 소스/드레인-영역을 형성하기 위해서 에피택셜 성장이 필요치 않은데, 이것은 프로세스의 단순화와 직결된다.
상부 소스/드레인-영역, 하부 소스/드레인-영역, 절연 구조물 및 추가 절연 구조물이 워드라인 및 트렌치에 대해 셀프 얼라인 방식으로 형성됨으로써, DRAM-셀 장치는 높은 충전 밀도를 가질 수 있다. 즉, 메모리 셀 당 필요로 하는 공간이 작아질 수 있다. 서로 평행하게 뻗는 스트립을 갖는 스트립 형태의 마스크에 의해 트렌치가 형성되고, 서로에 대해서는 평행하게 뻗고 트렌치에 대해서는 가로로 뻗는 스트립을 갖는 스트립 형태의 추가 마스크에 의해 워드라인이 구조화되며, 상기 스트립들의 폭이 F이고 서로간의 간격이 F이면, 하나의 메모리 셀이 필요로 하는공간은 4F2일 수 있으며, 이 경우 F는 사용된 기술로 만들 수 있는 구조물의 최소 크기이다.
플로우팅-바디-효과를 피하기 위해서는, 트랜지스터의 하부 소스/드레인-영역을 트렌치와 그에 이웃하는 트렌치 사이에 배치하고 이웃하는 트렌치간에 간격을 제공하는 것이 바람직하다. 이 경우에는, 하부 소스/드레인-영역과 상부 소스/드레인-영역 사이에 배치된 트랜지스터의 채널 영역이 대부분의 기판과 전기적으로 결합된다.
상기와 같은 하부 소스/드레인-영역을 형성하기 위해서, 리세스에 인접하는 비트라인의 적어도 한 부분은 도핑 폴리실리콘으로 구성될 수 있다. 템퍼링 단계에서는 도펀트가 비트라인으로부터 기판 내부로 확산되어 그곳에서 도핑 영역을 형성하고, 상기 도핑 영역은 트렌치와 그에 이웃하는 트렌치 사이에 배치되고, 리세스에 인접하며, 이웃하는 트렌치로부터 떨어져 있다. 상기 템퍼링 단계는 예를 들어 게이트 유전체를 형성하기 위한 열산화일 수 있다.
상부 소스/드레인-영역 아래에 배치된 도핑 영역의 부분은 하부 소스/드레인-영역으로서 작용한다.
도핑 영역이 홈에 의해 구조화 됨으로써, 트렌치를 따라 서로 이웃하는 트랜지스터의 하부 소스/드레인-영역이 상기 도핑 영역으로부터 형성된다. 이 경우에는, 트렌치를 따라 서로 이웃하는 트랜지스터의 하부 소스/드레인-영역 및 추가 절연 구조물이 리세스 영역내에서 비트라인에 교대로 인접한다.
대안적으로는, 기판의 하부 도핑층을 구조화 함으로써 하부 소스/드레인-영역이 형성된다. 상기 구조화는 트렌치의 형성에 의해 이루어진다. 트렌치를 따라 서로 이웃하는 트랜지스터의 하부 소스/드레인-영역을 서로 분리시키기 위해서, 이 경우에도 또한 절연부의 리세스보다 더 깊은 곳까지 이르는 홈이 형성될 수 있다.
상부 소스/드레인-영역은 기판의 상부 도핑층을 구조화 함으로써 형성될 수 잇다. 상기 구조화는 홈 및 트렌치의 형성에 의해 이루어진다. 따라서 홈의 깊이는 적어도 상부 도핑층을 양단할 정도이다.
상부 소스/드레인-영역은 이온 주입에 의해서도 형성될 수 있다. 이온 주입은 예를 들어 트렌치의 형성 후에 이루어진다. 비트라인을 따라 서로 이웃하는 트랜지스터의 상부 소스/드레인-영역을 서로 분리시키는 과정은 홈의 형성에 의해서 이루어진다.
상부 소스/드레인-영역과 커패시터의 결합은 도전 구조물을 통해 이루어질 수 있다. 이 목적을 위해서 트랜지스터의 상부 소스/드레인-영역은 절연층에 의해 커버된다. 워드라인은 절연층 위에서 뻗는다. 절연층 위로 돌출하는 상부 소스/드레인-영역의 돌출부가 절연층 위로 돌출하는 워드라인의 돌출부의 양측면을 초과하여 팽창되는 방식으로 상부 소스/드레인-영역의 돌출부가 워드라인 돌출부와 중첩 됨으로써, 상부 소스/드레인-영역의 2개 부분의 돌출부는 워드라인 돌출부에 인접하기는 하지만 워드라인 돌출부와 중첩되지는 않는다. 따라서, 워드라인에 대해 가로로 뻗는 상부 소스/드레인-영역은 워드라인보다 더 큰 치수를 갖는다. 워드라인의 측면에는 절연 스페이서가 제공된다. 상부 소스/드레인-영역으로부터 다른쪽을 향하고 있는 워드라인의 상부면에는 절연 보호층이 제공된다. 도전 구조물이 상기 보호층 및 스페이서를 커버하고, 상부 소스/드레인-영역의 2개 부분과 중첩된다. 커패시터는 도전 구조물상에 배치된다.
상기 도전 구조물은 워드라인과 관련하여 셀프 얼라인 방식으로 형성될 수 있고, 메모리 셀의 필요 공간을 확대시키지 않는다. 스페이서는 예를 들어 홈을 형성하기 전에 절연 재료를 증착 및 에치 백 함으로써 형성된다. 절연 구조물을 형성한 후에는, 워드라인 사이의 중간 공간을 채우지 않을 정도의 두께로 도전 재료가 증착된다. 워드라인 상부에 배치된 도전 재료 부분의 수평면을 커버하는 마스크가 형성된다. 도전 재료 및 기판은 마스크에 대해 선택적으로 에칭된다. 따라서, 워드라인 사이에 배치된 도전 재료 부분들이 제거된다. 이 때 상기 도전 재료로부터 도전 구조물이 형성되고, 기판내에는 홈이 형성된다.
마스크가 셀프 얼라인 방식으로 형성 됨으로써, 메모리 셀의 필요 공간은 확대되지 않는다.
마스크를 형성할 수 있는 한가지 가능성으로서 절연 재료를 비동형으로 증착하는 방법이 있는데, 이 경우 절연 재료는 워드라인 상부에 배치된 도전 재료 부분의 수평면 위에서 가장 두껍다. 워드라인 사이에 배치된 도전 재료 부분이 노출될 때까지 절연 재료가 에치 백 됨으로써, 도전 재료로부터 마스크가 형성된다. 이 경우 마스크는, 워드라인 상부에 배치된 도전 재료 부분의 수평면 외에도 상기 워드라인에 대해 가로로 뻗는 도전 재료의 면을 커버하게 된다.
마스크를 형성할 수 있는 추가의 가능성은, 먼저 도핑 폴리실리콘을 함유하는 도전 재료를 증착한 후에 도전 재료의 측면이 부분적으로 노출될 때까지 보조 재료를 증착 및 에치 백 하는 것이다. 그 다음에 열산화가 실시 됨으로써, 마스크가 도전 재료의 노출 부분상에 형성된다. 그 후에 보조 재료가 제거된다.
비트라인의 전기 전도성을 높이기 위해, 비트라인은 부분적으로 금속으로 구성될 수 있다. 기판이 실리콘으로 이루어진 경우에는 몰리브덴 또는 탄탈 이외에 텅스텐이 특히 적합한데, 그 이유는 실리콘 및 텅스턴이 거의 동일한 열 팽창 계수를 갖기 때문이며, 결과적으로 기계적인 변형 및 그로부터 결과되는 온도 변동시의 여러가지 결함들이 회피된다.
비트라인의 금속 및 기판의 실리콘 또는 - 존재하는 경우에는 - 비트라인의 폴리실리콘으로부터 전기 전도성이 더 작은 규화 금속이 확산으로 인해 형성되는 것을 피하기 위해서는, 금속과 실리콘 또는 폴리실리콘 사이에 확산 배리어를 제공하는 것이 바람직하다. 예를 들어 비트라인의 하부는 금속으로 이루어진다. 그 위에 질소를 함유하는 확산 배리어가 배치된다. 확산 배리어상에는 리세스에 인접하는 폴리실리콘이 배치된다.
워드라인 에지에서의 높은 전기장으로 인한 누설 전류를 피하기 위해서는, 워드라인을 형성한 후에 열산화를 실시하는 것이 바람직하며, 그 결과로 워드라인에 의해 커버된 추가 절연부의 부분이 워드라인 에지에서 팽창된다.
워드라인의 전기 전도성을 높이기 위해 워드라인은 2개의 부분으로 구성될 수 있다. 돌출부를 갖는 워드라인의 하부는 바람직하게 도핑 폴리실리콘으로 이루어진다. 상기 제 1 부분 위에 배치된 워드라인의 제 2 부분은 예를 들어 질화 텅스텐과 같은 질화 금속으로 이루어질 수 있다. 워드라인은 또한 도핑 폴리실리콘, 그 위에 배치되고 예를 들어 질소를 함유하는 확산 배리어 및 그 위에 배치된 예를 들어 텅스텐과 같은 금속으로 구성될 수 있다.
절연층, 절연부, 추가 절연부, 절연 구조물, 추가 절연 구조물 및 마스크는 예를 들어 SiO2또는 질화실리콘으로 이루어진다. 그러나 다른 절연 재료도 본 발명의 범주에 속한다.
보호층 및 스페이서에 대해서도 동일한 내용이 적용된다. 절연층이 예를 들어 SiO2로 이루어지면, 선택적인 에칭을 가능하게 하기 위해 보호층은 바람직하게 질화실리콘으로 이루어진다.
기판은 실리콘 대신 트랜지스터에 적합한 다른 재료로 이루어질 수 있다. 예를 들면 기판은 GaAs를 함유할 수 있다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.
도면은 척도에 맞게 도시하지 않았다.
실시예에서는 단결정 실리콘으로 이루어진 기판(1)이 제공된다.
기판(1)의 표면상에 SiO2가 대략 20nm의 두께로 증착 됨으로써, 제 1절연층(I1)이 형성된다. 질화실리콘(N)으로 이루어진 하나의 층을 형성하기 위해, 질화실리콘이 대략 50nm의 두께로 증착된다. 제 2 절연층(I2)을 형성하기 위해, SiO2가 대략 200nm의 두께로 증착된다(도 1 참조).
폭이 대략 100nm이고 서로간의 간격이 대략 100nm인 스트립 형태의 제 1 포토래커 마스크를 이용하여 제 2 절연층(I2), 질화실리콘(N)으로 이루어진 층 및 상기 제 1 절연층(I1)이 구조화 됨으로써, 기판(1)이 부분적으로 노출된다. 그 다음에 제 1 포토 래커 마스크가 제거된다. 예를 들어 HBr에 의해 기판(1)이 대략 500nm의 깊이로 에칭 됨으로써, 트렌치(G)가 형성된다(도 1 참조). 이 때 구조화된 제 2 절연층(I2)은 마스크로서 작용한다.
대략 10nm 두께의 절연부(I3)를 형성하기 위해 열산화가 실시된다. 상기 절연부(I3)는 트렌치(G)의 측면 및 바닥을 커버한다(도 1 참조).
그 다음에, 인시튜 도핑된 폴리실리콘이 대략 50nm의 두께로 증착된다. 제 2 절연층(I2)이 제거될 때까지 화학-기계식 폴리싱이 이루어진다. 그 다음에 폴리실리콘이 대략 400nm의 깊이로 에치 백 된다.
트렌치(G)의 제 1 측면을 커버하지 않는 스트립을 갖는 (도시되지 않은) 스트립 형태의 제 2 포토 래커 마스크에 의해서, 절연부(I3)의 노출 부분이 제거된다(도 2 참조). 에천트로서는 예를 들어 HF가 적합하다. 질화실리콘(N)으로 이루어진 층은 제 1 절연층(I1)의 부분을 보호한다.
그 다음에, 인시튜 도핑된 추가의 폴리실리콘은 대략 50nm의 두께로 증착되고, 질화실리콘(N)으로 이루어진 층이 노출될 때까지 화학-기계식 폴리싱에 의해서 재폴리싱된다.
n-도핑 이온을 주입 함으로써 기판(1)내에 스트립 형태의 제 1 영역(D1)이 형성되며, 상기 영역은 트렌치(G) 사이에 배치되고 기판(1)의 표면에 인접한다(도 2 참조). 제 1 도핑 영역(D1)의 두께는 대략 20nm이다.
그 다음에 폴리실리콘이 대략 330nm의 깊이로 에치 백 된다. 트렌치(G) 내부에 있는 도핑 폴리실리콘은, 트렌치(G)의 하부 영역에 배치된 비트라인(B)을 형성한다. 절연부(I3)는 각각 트렌치(G) 하부에서 제 1 측면에 스트립 형태의 리세스를 하나씩 가지며, 상기 리세스에 의해 비트라인(B)이 기판(1)에 인접한다(도 2 참조).
에치 백 상태를 제거하기 위해서 열산화가 실시된 다음에, 상기 열산화에 의해 형성된 SiO2가 습식 에칭에 의해 제거된다. 질화실리콘(N)으로 이루어진 층은 제거된다.
추가의 절연부(I4)를 형성하기 위해 열산화가 실시된다. 상기 추가 절연부(I4)의 두께는 약 5nm이고, 트렌치(G)의 하부 위에 배치된 트렌치(G)의 측면부 및 비트라인(B)의 상부면을 커버한다(도 3a 내지 도 3e 참조). 상기 열산화는, 도펀트가 비트라인(B)으로부터 기판(1) 내부로 확산되어 그곳에서 제 2 도핑 영역(D2)을 형성하는 템퍼링 단계로서 작용한다. 제 2 도핑 영역(D2) 각각은, 상기 제 2 도핑 영역(D2)을 형성했던 도펀트의 확산이 시작되는 바로 그 비트라인 내부에 배치된 트렌치(G)에 인접한다. 제 2 도핑 영역(D2)은 상기 트렌치와 그에 이웃하는 트렌치 사이에 배치되고, 트렌치(G)의 리세스에 인접하며, 이웃하는 트렌치로부터 떨어져 있다.
그 다음에 인시튜 도핑된 폴리실리콘이 약 50nm의 두께로 증착 됨으로써, 트렌치(G)가 충진된다. 그 위에 규화텅스텐이 약 80nm의 두께로 증착된다. 보호층(S)을 형성하기 위해 질화실리콘이 약 50nm의 두께로 증착된다(도 3a 내지 도 3d 참조).
제 1 포토 래커 마스크의 스트립에 대해 가로로 뻗는 스트립을 갖는 (도시되지 않은) 스트립 형태의 제 3 포토 래커 마스크를 이용하여, 비트라인(B)상에 배치된 추가 절연부(I4)가 부분적으로 노출될 때까지 질화실리콘, 규화텅스텐 및 폴리실리콘이 에칭되며, 상기 제 3 포토 래커 마스크의 스트립은 폭이 약 100nm이고, 서로간에 약 100nm의 간격을 갖는다. 그럼으로써, 폴리실리콘 및 규화텅스텐으로부터 비트라인(B)에 대해 가로로 뻗는 워드라인(W)이 형성되며, 상기 워드라인은 아래쪽으로 트렌치(G) 내부까지 이르는 돌출부를 갖는다(도 3a 내지 도 3e 참조).
제 3 포토 래커 마스크가 제거된다. 누설 전류를 최소화하기 위해 열산화가 실시 됨으로써, 추가 절연부(I4)는 섹션 방식으로 워드라인(W) 하부까지 팽창된다. 상기 열산화는 소위 플레인 트랜지스터에서의 재산화 단계와 일치한다.
절연 스페이서(Sp)를 형성하기 위해 질화실리콘이 약 10nm의 두께로 증착 및 에치 백 된다(도 3a 내지 도 3e 참조). 스페이서(Sp)는 워드라인(W)의 측면 그리고 절연부(I3) 및 추가 절연부(I4)를 커버한다.
그 다음에, 보호층(S)이 노출될 때까지 SiO2가 약 50nm의 두께로 증착 및 화학-기계식으로 폴리싱된다. 그 후에 기판(1)이 노출될 때까지 SiO2가 에치 백 된다. 그럼으로써 트렌치(G)내에는 절연 구조물(I5)이 형성되고, 따라서 각 트렌치(G) 내부의 관련 비트라인(B) 위에는 워드라인(W)의 돌출부 및 절연 구조물(I5)이 교대로 배치된다(도 4a 내지 도 4d 참조).
그 다음에 인시튜 도핑된 폴리실리콘이 약 10nm의 두께로 증착된다. 상기 두께는, 워드라인(W) 사이에 있는 중간 공간이 완전히 채워지지 않을 정도로 작다.
제 1 포토 래커 마스크에 대응되는 (도시되지 않은) 스트립 형태의 제 4 포토 래커 마스크를 이용하여, 트렌치(G) 위에 있는 폴리실리콘이 제거된다.
제 4 포토 래커 마스크가 제거된다. 마스크(M)를 형성하기 위해서 SiO2가 CVD-방법에 의해 고비율로 증착 됨으로써, 워드라인(W) 상부에 배치된 폴리실리콘 부분의 수평면 위에 이르기까지 SiO2의 두께는 더 아래에 있는 장소에 비해 대략 2배, 즉 약 20nm까지 성장된다.
그 다음에 SiO2가 약 10nm의 깊이로 에칭 됨으로써, 워드라인(W) 사이에 배치된 폴리실리콘의 부분이 노출된다. 그럼으로써, SiO2로부터 마스크(M)가 형성된다(도 4a 내지 도 4d 참조).
예를 들어 HBr에 의해서 폴리실리콘 및 기판(1)이 마스크(M) 및 절연 구조물(I5)에 대해 선택적으로 에칭 됨으로써, 워드라인(W) 사이에 및 특히트렌치(G) 사이에 홈(V)이 형성된다(도 4b 내지 도 4d 참조). 홈(V)의 깊이가 약 450nm임으로써, 상기 홈은 절연부(I3)의 리세스보다 더 깊은 곳까지 이르게 된다.
상기 홈(V)에 의해서 제 1 도핑 영역(D1)으로부터 트랜지스터의 상부 소스/드레인-영역(S/Do)이 형성된다. 또한 폴리실리콘으로부터 도전 구조물(L)이 형성되는데, 이 구조물은 상부 소스/드레인-영역(S/Do)과 연결된다. 제 4 포토 래커 마스크를 이용한 선행 에칭 단계로 인해, 워드라인(W)을 따라 서로 이웃하는 도전 구조물(L)은 서로 분리되어 있다. 홈(V)에 의해서는 또한 제 2 도핑 영역(D2)으로부터 트랜지스터의 하부 소스/드레인-영역(S/Du)이 형성된다(도 4a 내지 도 4d 참조). 트렌치의 제 1 측면에서는 워드라인이 트랜지스터의 게이트 전극으로서 작용하고, 추가 절연부는 게이트 유전체로서 작용한다. 각 트랜지스터의 상부 소스/드레인-영역(S/Do)과 하부 소스/드레인-영역(S/Du) 사이에 배치된 기판(1)의 부분은 트랜지스터의 채널 영역(Ka)으로서 작용한다.
그 다음에 SiO2가 약 100nm의 두께로 증착되고, 화학-기계식 폴리싱에 의해서 평탄화된다. 그럼으로써 홈(V) 내부에는 추가 절연 구조물(I6)이 형성된다(도 4b 내지 도 4d 참조).
포토리소그래픽 방법에 의해 도전 구조물(L)이 노출된다(도 5 참조). 그 다음에, 인시튜 도핑된 폴리실리콘이 약 500nm의 두께로 증착된다. 그 위에 규화텅스텐이 약 100nm의 두께로 증착된다. 포토리소그래픽 방법에 의해서 규화텅스텐 및 폴리실리콘으로부터 커패시터의 메모리 노드(K)가 형성되며, 이 메모리 노드는도전 구조물(L)과 연결된다(도 5 참조).
상기 메모리 노드(K)의 표면은, 질화텅스텐을 약 20nm의 두께로 증착한 후에 에치 백에 의해서 형성되는 도전 스페이서(Sp')에 의해 크기가 확대된다. 커패시터 유전체(KD)를 형성하기 위해, 질화실리콘이 약 6nm의 두께로 증착되고 약 1nm의 깊이로 산화된다. 커패시터에 공통되는 커패시터 플레이트(P)를 형성하기 위해, 질화티탄이 약 100nm의 두께로 증착된다(도 5 참조).
실시예에서는, 트랜지스터 및 상기 트랜지스터와 연결된 커패시터를 각각 하나씩 포함하는 메모리 셀을 갖춘 DRAM-셀 장치가 형성된다.
마찬가지로 본 발명의 범주에 속하는 다수의 변형 실시예도 생각할 수 있다. 따라서 층, 트렌치, 구조물, 홈 및 영역들의 치수는 개별적인 요구 조건에 매칭될 수 있다. 재료의 선택에 있어서도 동일하게 적용된다.

Claims (12)

  1. 버티컬 트랜지스터 및 커패시터를 각각 하나씩 포함하는 메모리 셀을 갖춘 DRAM-셀 장치로서,
    - 기판(1)은 실제로 서로 평행하게 뻗는 트렌치(G)를 포함하고, 상기 트렌치 내부에는 비트라인(B)이 각각 하나씩 배치되며,
    - 상기 비트라인(B)은 관련 트렌치(G)의 하부에 배치되며,
    - 트렌치(G)에 대해 평행하게 뻗고 상기 트렌치(G)의 제 1 측면에 배치된 스트립 형태의 리세스를 제외한 상기 트렌치(G)의 하부에는, 비트라인(B)과 기판(1) 사이에 배치된 절연부(I3)가 제공되며,
    - 상기 트렌치(G)의 하부 위에 배치된 트렌치(G) 측면부 및 비트라인(B)의 상부면에는 추가의 절연부(I4)가 제공되며,
    - 워드라인(W)은 비트라인(B)에 대해 가로로 뻗으며,
    - 아래쪽으로 트렌치(G) 내부까지 이르러 비트라인(B) 위에 배치된 돌출부를 제외한 상기 워드라인(W)은 기판(1) 위에서 뻗고, 절연층(I1)에 의해서 기판(1)으로부터 분리되며,
    - 트렌치(G) 내부의 비트라인(B) 위에는 워드라인(W)의 돌출부 및 절연 구조물(I5)이 교대로 배치되며,
    - 트랜지스터의 상부 소스/드레인-영역(S/Do) 및 하부 소스/드레인-영역(S/Du)은 트렌치(G) 사이의 영역 중에서 워드라인(W) 아래에 배치되며,
    - 기판(1)내에는 추가 절연 구조물(I6)이 배치되고, 상기 구조물은 트렌치(G)를 따라 서로 이웃하는 트랜지스터의 상부 소스/드레인-영역(S/Do)을 서로 분리시키며,
    - 트랜지스터의 상부 소스/드레인-영역(S/Do)은 메모리 셀의 커패시터와 연결되도록 구성된 DRAM-셀 장치.
  2. 제 1 항에 있어서,
    트랜지스터의 하부 소스/드레인-영역(S/Du)은 트렌치(G)와 그에 이웃하는 트렌치(G) 사이에 배치되고, 이웃하는 트렌치(G)로부터 떨어져 있는 것을 특징으로 하는 DRAM-셀 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    - 하나의 메모리 셀의 트랜지스터의 상부 소스/드레인-영역(S/Do)은 절연층(I1)에 의해서 커버되며,
    - 상기 워드라인(W)은 절연층(I1) 위로 뻗으며,
    - 상기 절연층(I1) 위로 돌출하는 상부 소스/드레인-영역(S/Do)의 돌출부가 절연층(I1) 위로 돌출하는 워드라인(W)의 돌출부의 양측면을 초과하여 팽창되는 방식으로 상부 소스/드레인-영역(S/Do)의 돌출부가 워드라인(W) 돌출부와 중첩 됨으로써, 상부 소스/드레인-영역(S/Do)의 2개 부분의 돌출부는 워드라인(W) 돌출부에인접하기는 하지만 워드라인(W) 돌출부와 중첩되지는 않으며,
    - 워드라인(W)의 측면에는 절연 스페이서(Sp)가 제공되며,
    - 상부 소스/드레인-영역(S/Do)으로부터 다른 쪽을 향하고 있는 워드라인(W)의 상부면에는 절연 보호층(S)이 제공되며,
    - 하나의 도전 구조물(L)이 상기 보호층(S) 및 스페이서(Sp)를 커버하고, 상부 소스/드레인-영역(S/Do)의 상기 2개 부분과 중첩되며,
    - 메모리 셀의 커패시터가 상기 도전 구조물상에 배치되는 것을 특징으로 하는 DRAM-셀 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    - 트렌치(G)를 따라 서로 이웃하는 트랜지스터의 하부 소스/드레인-영역(S/Du)을 서로 분리시키는 추가 절연 구조물(I6)이 제공되며,
    - 트렌치(G)를 따라 서로 이웃하는 트랜지스터의 하부 소스/드레인-영역(S/Du) 및 상기 추가 절연 구조물(I6)이 리세스 영역내에서 비트라인(B)에 교대로 인접하는 것을 특징으로 하는 DRAM-셀 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    워드라인(W)에 의해 커버되는 추가 절연부(I4)의 부분이 워드라인(W)의 에지에서 팽창되는 것을 특징으로 하는 DRAM-셀 장치.
  6. DRAM-셀 장치를 제조하기 위한 방법으로서,
    - 기판(1)상에 절연층(I1)을 형성하는 단계,
    - 기판(1) 내부에 실제로 서로 평행하게 뻗는 트렌치(G)를 형성하는 단계,
    - 트렌치(G)에 대해 평행하게 뻗고 트렌치(G)의 제 1 측면에 배치된 스트립 형태의 리세스를 제외한 트렌치(G)의 하부에 절연부(I3)를 제공하는 단계,
    - 트렌치(G)의 하부에 비트라인(B)을 각각 하나씩 형성하는 단계,
    - 트렌치(G)의 하부 위에 배치된 트렌치(G)의 측면부 및 비트라인(B)에 추가 절연부(I4)를 제공하는 단계,
    - 도전 재료를 제공하여 트렌치(G)를 충진하는 단계,
    - 상기 도전 재료를 커버하는 보호층(S)을 형성하는 단계,
    - 상기 보호층(S)에 의해 커버되고 비트라인(B)에 대해 가로로 뻗으며 아래쪽으로 트렌치(G) 내부까지 이르는 돌출부를 포함하는 워드라인(W)이 형성되도록, 상기 도전 재료 및 보호층(S)을 구조화하는 단계,
    - 기판(1)이 노출될 때까지, 절연 재료를 증착하고 절연층(I)과 함께 보호층(S) 및 기판(1)에 대해 선택적으로 에치 백 함으로써, 워드라인(W)의 돌출부 사이에 있는 영역 중에서 비트라인(B) 위에 배치된 절연 구조물(I5)을 트렌치(G) 내부에 형성하는 단계,
    - 기판을 상기 절연 구조물(I5)에 대해 선택적으로 에칭 함으로써, 워드라인(W) 사이에 및 트렌치(G) 사이에 홈(V)을 형성하는 단계,
    - 기판(1) 내부의 영역 중에서 트렌치(G) 사이에 및 홈(V) 사이에 메모리 셀의 트랜지스터의 상부 소스/드레인-영역(S/Do)을 형성하는 단계,
    - 각각 하나의 리세스에 인접하는 트랜지스터의 하부 소스/드레인-영역(S/Du)을 기판(1) 내부의 영역 중에서 상부 소스/드레인-영역(S/Do) 아래에 형성하는 단계,
    - 상기 홈(V) 내부에 추가 절연 구조물(I6)을 형성하는 단계, 및
    - 각각 하나의 상부 소스/드레인-영역(S/Do)과 연결되는 메모리 셀의 커패시터를 형성하는 단계로 이루어지는 DRAM-셀 장치의 제조 방법.
  7. 제 6 항에 있어서,
    - 리세스에 인접하는 비트라인(B)의 적어도 한 부분을 도핑 폴리실리콘으로 구성하고,
    - 템퍼링 단계를 실시 함으로써, 도펀트가 비트라인(B)으로부터 기판(1) 내부로 확산되어 도핑 영역(D2)을 형성하며, 상기 도핑 영역은 비트라인이 그 내부에 배치된 트렌치(G)와 이웃하는 트렌치(G) 사이에 배치되고, 리세스에 인접하며, 이웃하는 트렌치(G)로부터 떨어져 있는 것을 특징으로 하는 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    - 상기 홈(V)을 형성하기 전에, 절연 재료의 증착 및 에치 백에 의해서 워드라인(W)의 측면을 커버하는 스페이서(Sp)를 형성하며,
    - 절연 구조물(I5)을 형성한 후에, 워드라인(W) 사이의 중간 공간이 채워지지 않을 정도의 두께로 도전 재료를 증착하며,
    - 트렌치(G) 위에 배치된 도전 재료의 부분을 제거하며,
    - 워드라인(W) 상부에 배치된 도전 재료 부분의 수평면을 커버하는 마스크(M)를 형성하며,
    - 홈(V)을 형성하기 위해서 도전 재료 및 기판(1)을 상기 마스크(M)에 대해 선택적으로 에칭 함으로써, 상기 도전 재료로부터 상부 소스/드레인-영역(S/Do)에 인접하는 도전 구조물(L)을 형성하며,
    - 상기 도전 구조물(L)상에 커패시터를 형성하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    - 상기 마스크(M)를 형성하기 위해서 절연 재료를 비동형으로 증착 함으로써, 워드라인(W) 상부에 배치된 도전 재료 부분의 수평면 위에서 절연 재료가 가장 두껍게 되며,
    - 워드라인(W) 사이에 배치된 도전 재료의 부분이 노출될 때까지 상기 절연 재료를 에치 백 하여, 절연 재료로부터 마스크(M)를 형성하는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서,
    - 상기 도전 재료는 도핑 폴리실리콘을 함유하며,
    - 도전 재료를 증착한 후에, 상기 도전 재료의 측면이 노출될 때까지 보조재료를 증착 및 에치 백 하며,
    - 열산화를 실시함으로써, 상기 도전 재료의 노출 부분에 마스크를 형성하며,
    - 상기 보조 재료를 제거하는 것을 특징으로 하는 방법.
  11. 제 6 항 또는 제 7 항에 있어서,
    홈(V)이 절연부(I3)의 리세스보다 더 깊은 곳까지 이르도록 상기 홈(V)을 형성하는 것을 특징으로 하는 방법.
  12. 제 6 항 또는 제 7 항에 있어서,
    워드라인(W)을 형성한 후에, 워드라인(W)에 의해 커버되는 추가 절연부(I4)의 부분이 워드라인(W)의 에지에서 팽창되도록 열산화를 실시하는 것을 특징으로 하는 방법.
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