KR0123752B1 - 고집적 반도체 장치 및 그 제조방법 - Google Patents

Abstract

신뢰성 있는 고집적 반도체장치 및 그 제조방법이 개시되어 있다. 본 발명은 반도체기판의 활성영역내에 형성된 트랜치와, 상기 트랜치의 측면부 및 저부 상에 형성된 절연막과, 상기 절연막을 개재하여 상기 트랜치의 내부를 매립하는 스토리지 노드로 구성된 트랜치 커패시터와, 상기 스토리지 노드 상부에 산화막에 의해 격리되도록 형성된 게이트 전극과, 상기 게이트 전극의 측면부에 형성된 게이트절연막과, 상기 스토리지 노드의 상부측벽과 접촉되고 상기 반도체기판의 표면에 형성되는 소오스 영역과, 상기 소오스 영역 상에 형성되는 에피택시얼 반도체층과, 상기 에피택시얼 반도체층의 상부 표면에 형성된 드레인 영역으로 구성된 버티컬 트렌지스터를 포함한다.

소자의 전기적 특성 및 신뢰성의 저하없이 반도체 메모리장치의 집적도를 증가시킬 수 있다.

Description

고집적 반도체 장치 및 그 제조방법

제1도 내지 제4도 종래의 SGT 셀의 제조방법을 설명하기 위한 단면도들.

제5도는 본 발명에 의한 반도체장치의 평면도.

제6도는 상기 제5도의 절단선 XX'에 따른, 본 발명에 의해 제조된 반도체 장치의 단면도.

제7도 내지 제15도는 본 발명에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.

* 도면의 주요부분에 대한 부호의 설명

100, 10 : 실리콘기판 12 : 트랜치 분리영역

26 : 커패시터 스토리지 노드 28 : 커피시터 플레이트 노드

32 : 게이트 34 : 절연막패턴

36 : 게이트 산화막 38 : 에피택시얼 반도체층

40 : 비트라인 12 : 워드라인 분리영역

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 신뢰성 있는 고집적 반도체 장치 및 그 제조방법에 관한 것이다.

반도체 메모리소자의 집적도가 증가함에 따라 소자가 차지하는 면적은 줄어들지만, 커패시터의 메모리용량은 일정수준 이상으로 요구하기 때문에, 256M급 이상의 메모리소자에서는 종래 기술에 의한 커패시터의 용량 확보가 어려워지고 있다.

특히, 반도체기판 상에 횡형(lateral)으로 형성되는 평면(planaer) 트랜지스터의 경우, 소오스영역 및 드레인 영역이 트랜지스터의 게이트와 동일한 평면에서 형성되기 때문에 소자의 축소화(shrink)에 장애가 된다. 또한, 256M급 이상의 메모리소자에서는 소자의 축소화에 따른 전기적 특성 저하를 초래하게 되므로, 이러한 기존의 평면배열로는 소자의 구현 자체가 불가능하게 된다.

이러한 문제점을 해결하기 위해 반도체기판 상에 버티컬(vertical)방향으로 트랜지스터와 커패시터를 구성하는 메모리셀 구조가 제안되었는데, 그 대표적인 예로서 1989년 IEDM에 일본의 도시바(Toshiba)가 발표한 논문, A Surrounding Gate Transistor(SGT)Cell for 64/256Mbit DRAMs을 들 수 있다.

상기 SGT셀은 게이트 전극 및 커패시터전극이 실리콘 필라를 둘러싸고 있고, 비트라인 콘택이 상기 실리콘 필라의 상부에 형성되며, 하나의 메모리셀을 위한 모든 소자가 메트릭스식의 트랜치에 의해 분리되는 실리콘 필라내에 형성된다. 따라서, 실리콘 필라의 주변길이를 증가시켜 커패시터의 면적을 증가시킬 수 있으므로, 메모리소자의 집적도를 증가시킬 수 있다.

제1도 내지 제4도는 상기 SGT셀의 제조방법을 설명하기 위한 단면도들이다.

제1도를 참조하면, 실리콘기판(100)의 소정영역을 1㎛정도의 깊이로 식각하여 제1트랜치(T1)를 형성하므로서, 다수의 실리콘 필라(silicon pillar;102)들을 형성한다. 이어서, 상기 실리콘 필라(102)의 측면부에 CVD산화막과 실리콘나이트라이드(Si₃N₄)의 복합층으로 이루어진 측벽마스크(104)를 형성한다.

제2도를 참조하면, 상기 측벽마스크(104)를 마스크로 하여 노출된 실리콘기판(100)을 2㎛의 깊이로 식각하여 제2트랜치(T2)를 형성한다. 이어서, n^-형의 불순물이온, 예컨대 비소(arsenic)를 이온주입하므로서, 상기 제2트랜치(T2)의 측면부 및 저부 에 n-형으로 도우프된 커패시터의 스토리지 노드를 형성한다.

제3도를 참조하면, 상기 스토리지 노드 영역을 산화시킨 다음, 상기 노출된 실리콘기판(100)을 다시 식각하여 제3트랜치(T3)를 형성한다. 이어서, p^-형의 불순물이온, 예컨대 보론(boron)을 이온주입하여 상기 제3트랜치(T3)의 저부에서 상기 스토리지 노드를 분리시킨 후, 상기 트랜치들의 측면부 상에 커패시터의 유전체막(도시되지 않음)을 형성한다. 다음에, 상기 트랜치들의 내부를 n⁺로 도우프된 다결정실리콘으로 매립하고 이를 에치백(etch-back)하여, 상기 제2 및 제3트랜치들의 내부를 완전히 매립하는 커패시터의 플레이트 노드(106)를 형성한다.

제4도를 참조하면, 상기 측벽마스크를 제거한 다음, 산화공정으로 상기 실리콘 필라(102)의 측면부 상에 게이트산화막(107)을 200Å 정도의 두께로 형성한다. 이어서, n⁺형으로 도우프된 다결정실린콘을 침적하고 이를 이방성식각하므로서, 상기 실리콘 필라(102)의 측면부에 워드라인으로 제공되는 게이트 전극 스페이서(108)을 형성한 다음, n⁺이 불순물이온, 예컨대 비소를 이온주입하여 상기 실리콘 필라(102)의 상부 표면에 드레인 영역을 형성한다. 다음에, 상기 게이트 전극을 절연시키는 절연막패턴(109)을 형성한 후, 상기 드레인 영역에 접촉하는 비트라인(110)을 형성한다.

상술한 SGT셀의 제조방법은, 세번의 실리콘기판 식각에 의해 실리콘 필라가 형성되는데, 제1트랜치의 측면부에 트랜지스터가 형성되고, 제2트랜치 내에 커패시터가 형성되며, 제3트랜치는 이웃하는 커패시터의 스토리지 노드를 분리시키는 역할을 한다.

그러나, 상술한 제조방법에 의하면, 256M급 이상의 메모리소자에서 안정적인 소자 특성을 얻기 위해 워드라인을 형성하는 깊이가 깊어질 뿐만 아니라, 터패시터를 형성하는 트랜치의 깊이도 깊어져야 한다. 따라서, 메모리셀의 레이아웃 면적이 축소됨에 따라 일정한 간격으로 분리된 실리콘 필라의 측면부에 워드라인 스페이서를 형성하기가 용이하지 않으며, 특히 상기 제4도에서 설명한 바와 같이 측벽마스크를 제거하여 워드라인을 형성할 커패시터의 유전체막을 손상시킬 수 있다. 또한, 커패시터의 스토리지 노드로 이용되는 n^-형의 불순물 영역의 확산에 따라, 분리특성의 저하문제 및 버티컬 트랜지스터의 특성 저하 등을 초래할 수 있다. 그리고, 트랜지스터의 문턱전압(Threshold voltage)조절을 위한 이온주입이 어려울 뿐만 아니라, 게이트의 내벽을 채널영역으로 이용하므로서 메모리셀의 면적 축소에 따라 트랜지스터의 전류 구동능력이 저하되는 문제를 야기할 수 있다.

따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로, 신뢰성 있는 고집적 반도체장치를 제공하는 것으로 그 목적으로 한다.

본 발명의 다른 목적은 안정된 전기적 특성을 갖는 버티컬 트랜지스터를 제공하는데 있다.

본 발명의 또 다른 목적은, 상기 목적 및 다른 목적을 달성하기에 적합한 그 제조방법을 제공하는데 있다.

상기 목적 및 다른 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판의 활성영역 내에 형성된 트랜치와, 상기 트랜치의 하부영역을 둘러싸는 반도체기판에 제2도전형의 불순물로 도우핑된 플레이트 노드와, 상기 트랜치의 측면부 및 저부 상에 형성된 절연막과, 상기 절연막을 개재하여 상기 트랜치의 내부를 매립하는 스토리지 노드로 구성된 트랜치 커패시터와, 상기 스토리지 노드 상부에 산화막에 의해 격리된 게이트 전극과, 상기 게이트 전극의 측면부에 형성된 게이트절연막과, 상기 트랜치의 상부 측면부에 인접한 상기 반도체기판의 표면에 형성되고 상기 트랜치의 내부를 매립하는 스토리지 노드의 상부측벽과 접촉되는 제2도전형의 소오스 영역과, 상기 소오스 영역 상에 형성되고 채널영역으로 사용되는 에피택시얼 반도체층과, 상기 에피택시얼 반도체층의 상부 표면에 형성된 제2도전형의 드레인 영역으로 구성된 버티컬 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치를 제공한다.

또한, 상기 또 다른 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판에 활성영역을 한정하기 위하여 소자 분리영역을 형성하는 제1단계; 상기 반도체기판의 활성영역에 제2도전형의 소오스 영역을 형성하는 제2단계; 상기 소오스 영역의 중심부 및 그 아래의 반도체기판을 식각하여 트랜치를 형성하는 제3단계; 상기 트랜치의 측면부 및 저부 상에 상기 소오스 영역의 측벽을 노출시키는 절연막을 형성하고, 상기 트랜치 내부를 제1도전물질로 매립하므로서, 상기 소오스 영역과 연결된 스토리지 노드를 형성하는 제4단계; 상기 스토리지 노드 상에 차례로 적층된 산화막, 제2도전물질로 이루어진 게이트 전극, 및 제1절연물질로 이루어진 절연막 패턴을 형성하는 제5단계; 상기 게이트 전극의 양측면부로 게이트산화막을 형성하는 제6단계; 상기 소오스 영역상에 에피택시얼 반도체층을 형성하는 제7단계; 상기 워드라인 방향으로 상기 에피택시얼 반도체층의 일부 영역을 식각하고, 상기 식각된 일부영역의 내부를 제2절연물질로 매립하므로서, 워드라인 분리영역을 형성하는 제8단계; 및 상기 에피택시얼 반도체층의 상부 표면에 제2도전형의 드레인영역을 형성하는 제9단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.

본 발명에 의하면, 트랜치 커패시터를 형성한 다음, 워드라인 역할을 하는 게이트 전극을 반도체기판의 평면상에 형성하기 때문에, 상기 워드라인의 형성이 용이하다. 또한, 드레인 영역은 비트라인 방향으로의 절연이 상기 게이트 전극 위의 절연막 패턴에 의해 달성되기 때문에, 상기 드레인 영역을 워드라인 방향으로 절연시키는 상기 워드라인 분리 영역을 한계 해상도에 무관하게 형성할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.

제5도는 본 발명에 의한 반도체장치의 평면도로서, 참조부호 A는 반도체기판의 활성영역을 나타내고, T는 트랜치들을 나타내며, 12는 워드라인 방향의 분리영역을 나타낸다. 참조부호 32는 워드라인으로 제공되는 버티컬 트랜지스터의 게이트 전극을 나타내고, 참조부호 40은 비트라인을 나타낸다.

제6도는 상기 제5도의 절단선 XX'에 따른, 본 발명에 의해 제조된 반도체장치의 단면도이다.

제6도를 참조하면, 제1도전형, 예컨대, p형의 반도체기판(10)에 활성영역을 한정하기 위한 트랜치 분리영역(12)이 형성되어 있고, 상기 활성영역 내에는, 세번의 반도체기판 식각에 의한 트랜치가 형성되어 있다. 상기 트랜치의 측면부 및 저부상에 커패시터의 유전체막(도시되지 않음)이 형성되어 있고, 상기 유전체막을 개재하여 상기 트랜치의 내부를 매립하는, 예컨대 n⁺형으로 도우프된 커패시터의 스토리지 노드(28)가 형성되어 있다. 상기 트랜치의 측면부 및 저부를 따라 접하고 있는 반도체기판 영역은, 예컨대 n⁺형의 불순물로 도우핑되어 커패시터의 플레이트 노드(26)로 사용된다.

상기 트랜치의 양측면부에 인접한 반도체기판의 표면에는 제2도전형의 트랜지스터 소오스영역, 예컨대 n^-형의 소오스영역이 형성되어 있고, 상기 n^-소오스영역은 상기 커패시터 스토리지 노드(28)의 일부영역 또는 전영역과 접촉된다. 상기 스토리지 전극(28)상에는 산화막(29) 및 트랜지스터의 게이트 전극(32)이 차례로 형성되어 있고, 상기 게이트 전극(32)의 측면부에 게이트산화막(36)이 형성되어 있다. 상기 트랜치와 게이트 전극(32)은 동일 수직선상에 형성되고, 상기 게이트 전극(32)의 상부에는 트랜지스터의 드레인 영역을 비트라인 방향으로 절연시키기 위한 절연막패턴(34)이 형성되어 있다.

상기 게이트 전극(32)의 양쪽 또는 어느 한쪽의 상기 n^-소오스영역 상에는 에피택시얼 반도체층(38)이 형성되어 있고, 상기 에피택시얼 반도체층(38)은 트랜지스터의 채널영역으로 사용되기 위하여 제1도전형인 p^-형으로 도우핑되며, 그 상부 표면은 트랜지스터의 드레인 영역으로 사용되기 위하여 제2도전형인 n⁺형으로 도우핑되어 있다. 상기 n⁺드레인 영역 상에는 비트라인(40)이 접촉되어 형성되어 있다.

제7도 내지 제15도는 본 발명의 바람직한 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

제7도는 트랜치 분리영역(12)을 형성하는 단계를 도시한다. 제1도전형, 예컨대 p형의 실리콘기판(10)에 소자분리 영역을 형성하기 위하여, 상기 실리콘(10)을 5,000∼10,000Å정도의 깊이로 식각하여 트랜치(11)를 형성한다. 이어서, 상기 트랜치(11)가 형성된 실리콘기판 전면에, 예컨대 고온산화물(High Temperature Oxide)과 같은 절연물질을 침적한 후, 이를 에치백(etch-back) 또는 폴리싱(polishing)하여 상기 트랜치(11)를 절연물질로 매립하므로써, 트랜치 분리영역(12)을 형성한다.

제8도는 n^-소오스영역 및 마스크층을 형성하는 단계를 도시한다. 상기 트랜치 분리영역(12)이 형성된 실리콘기판(10) 전면에 예컨대, n형의 불순물을 이온주입하여 트랜지스터의 n^-소오스영역을 형성한 다음, 상기 결과물 전면에 산화막(14), 질화막(16) 및 고온산화막(18)을 차례로 적층하여 마스크층을 형성한다. 여기서, 상기 질화막(16)은 2,000Å정도의 두께로 형성하고, 상기 고온산화막(18)은 3,000Å정도의 두께로 형성한다. 상기 고온산화막(18)은 이후에 형성될 세번의 트랜치 식각공정에서 충분히 견딜 수 있을 정도의 두께로 형성하는 것이 바람직하다. 다음에, 상기 결화물 전면에 포토레지스트를 도포하고, 이를 노광 및 현상하므로서 제1트랜치가 형성될 영역을 제외한 영역에 포토레지스트 패턴(20)을 형성한다.

제9도는 제1트랜치(t1) 및 스페이서(spcaer;22)를 형성하는 단계를 도시한다. 상기 제9도의 포토레지스트 패턴(20)을 마스크로 하여, 상기 마스크층(18,16,14)을 반응성 이온 식각(Reactive Ion Etching) 방식에 의해 식각한 다음, 계속해서 상기 실리콘기판(10)을 1,000∼2,000Å 정도의 깊이로 식각하므로서 제1트랜치(t1)를 형성한다. 이어서, 상기 제1트랜치(t1)가 형성된 결과를 전면에 절연물질, 예컨대 질화물을 300∼500Å 정도의 두께로 침적한 다음, 이를 이방성식각하여 상기 제1트랜치(t1)의 내측벽에 스페이서(22)를 형성한다.

제10도를 참조하면, 제2트랜치(t2) 및 산화막칼라(oxide collar;24)를 형성하는 단계를 도시한다. 상기 스페이서(22)를 마스크로 하여, 상기 제1트랜치(t1) 저부의 실리콘기판(10)을 5,000∼10,000Å 정도의 깊이로 식각하므로서 제2트랜치(t2)를 형성한다. 이어서, 열산화공정을 실시하여 상기 제2트랜치(t2)의 측면부 및 저부에 산화막칼라(24)를 형성한다. 여기서, 상기 산화막칼라(24)는 후속공정에서 형성될 커패시터의 스토리지 노드와 상기 n^-소오스영역을 절연시키는 역할을 한다.

제11도를 참조하면, 제3트랜치(t3) 및 커패시터의 플레이트 노드(26)를 형성하는 단계를 도시한다. 상기 제2트랜치(t2) 저부의 산화막칼라 및 실리콘기판을 5.0∼6.0㎛ 정도의 깊이로 식각하여 제3트랜치(t3)를 형성한다. 이어서, 상기 제3트랜치(t3) 내부를, 예컨대 n⁺형으로 도우프된 다결정 실리콘(도시되지 않음)으로 매립한 다음, 열처리를 가하여 상기 다결정실리콘 내의 불순물을 실리콘기판(10)으로 확산시킨다. 그 결과, 상기 제3트랜치(t3)의 측면부 및 저부를 따라 접하고 있는 실리콘기판 영역이 n⁺형으로 도우핑됨에 따라, 커패시터의 플레이트 노드(26)가 형성된다. 상기 커패시터의 플레이트 노드(26)는, 상술한 바와 같이 확산 방법에 의해 형성될 수 있고, n⁺형의 불순물을 이온주입하므로서 형성될 수도 있다. 여기서, 상기 커패시터의 플레이트 노드(26)는 각 트랜치들간에 상호 연결되어 형성된다.

제12도는 커패시터의 유전체막 및 스토리지 노드(28)를 형성하는 단계를 도시한다. 상기 트랜치들의 측면부 및 저부 상에 ONO(Oxide/Nitrkde/Oxide)와 같은 고유물질을 침적하여 커패시터의 유전체막(도시되지 않음)을 형성한다. 이어서, 결과물 전면에 제1도전물질로, 예컨대 n⁺형으로 도우프된 다결정실리콘을, 1,000Å 이상의 두께로 침적한 다음, 이를 에치백하여 상기 제2 및 제3트랜치의 내부를 상기 제1도전물질(27a)로 매립한다. 다음에, 상기 스페이서, 고온산화막 및 질화막을 제거하고, 다시 n⁺형으로 도우프된 다결정실리콘을 2,000Å 이상의 두께로 침적/에치백하므로서, 상기 제1트랜치의 내부를 매립하며 상기 n^-소오스영역과 접촉하는 제2도전물질(27b)을 형성한다. 상기 제1 내지 제3트랜치의 내부를 완전히 매립하는 상기 제1 및 제2도전물질(27a,27b)은 커패시터의 스토리지 노드(28)로 사용된다. 따라서, 스토리지 노드(28), 유전체막 및 플레이트 노드(26)로 구성되는 트랜치 커패시터가 완성된다.

제13도는 게이트 전극(32), 절연막패턴(34) 및 게이트산화막(36)을 형성하는 단계를 도시한다. 열산화공정으로 상기 트랜치 상부의 커패시터 스토리지 노드(28; 또는 제12도의 27a,27b)를 산화시켜서 그 표면에 500Å 정도의 두께를 갖는 산화막(29)을 형성한다. 상기 산화막(29)은 상기 스토리지 노드(28)를 이후에 형성될 게이트 전극과 절연시키는 역할을 한다. 이어서 결과물 전면에 제2도전물질 및 제1절연물질로서, 예컨대 n⁺형으로 도우프된 다결정실리콘 및 고온산화막을 각각 5,000Å 및 3,000Å이상의 두께로 침적한 다음, 사진식각 공정에 의해 상기 제1절연물질 및 제2도전물질을 패터닝하므로서, 절연막패턴(34) 및 워드라인으로 제공되는 게이트 전극(32)을 형성한다. 여기서, 상기 절연막패턴(34)은 이후에 형성될 트랜지스터의 드레인영역을 비트라인 방향으로 절연시키는 역할을 하며, 게이트 전극(32)은 상기 n^-소오스영역의 일부분과 오버랩되어 형성된다. 본 발명에 의하면, 워드라인으로 제공되는 상기 게이트 전극의 패터닝이 실리콘기판의 평면 상에서 이루어지기 때문에, 그 패턴 형성이 용이하다. 다음에, 열산화공정을 실시하여 상기 게이트 전극(32)의 측면부에 게이트산화막(36)을 형성한다. 이때, 상기 n^-소오스영역의 표면도 함께 산화된다.

제14도는 에피택시얼 반도체층(38)을 형성하는 단계를 도시한다. 상기 게이트산화막(36)을 형성하기 위한 산화공정시 상기 n^-소오스영역상에 형성된 산화막을 식각하므로서, 상기 게이트 전극(32)과 오버랩되지 않은 n^-소오스영역의 실리콘기판을 노출시킨다. 이어서, 상기 노출된 실리콘기판을 시드(seed)로 하여 에피택시얼 반도체층(38)을 상기 게이트 전극(32)위의 절연막패턴(34)의 중간까지 성장시키며, 그 두께는 7,000Å내외로 성장시키는 것이 바람직하다. 다음에, 필요에 따라서는, 상기 절연막패턴(34)을 마스크로하여 트랜지스터의 문턱전압 조절용 이온주입을 실시하므로서, 상기 에피택시얼 반도체층(38)을, 예컨대 p^-형으로 도우핑시켜서 트랜지스터의 채널영역을 형성한다. 본 발명은, 상기 게이트 전극(32) 외벽의 상기 에피택시얼 반도체층(38)을 채널영역으로 이용하기 때문에, 트랜지스터의 전류 구동능력을 증가시킬 수 있다.

제15도는 n⁺드레인영역 및 비트라인(40)을 형성하는 단계를 도시한다. 트랜지스터의 드레인영역이 될 부위를 워드라인 방향으로 절연시키기 위하여, 사진공정으로 상기 제5도의 점선으로 도시된 부위(참조부호 12)를 오픈시킨 다음, 노출된 상기 에피택시얼 반도체층(38)을 3,000∼5,000Å 정도의 깊이로 식각한다. 이어서, 결과물 전면에 제2절연물질로, 예컨대 CVD 산화막이나 고온산화막을 3,000Å 정도의 두께로 침적한 다음, 이를 전면 에치백 또는 폴리싱 공정에 의해 식각하여, 상기 식각된 부위를 제2절연물질로 매립하므로서 워드라인 분리영역(제5도의 참조부호 12)을 형성한다. 본 발명은, 게이트 전극(32)위의 절연막패턴(34)에 의해 드레인영역을 비트라인 방향으로 절연시키기 때문에, 상기 드레인영역을 워드라인 방향으로 절연시키기 위한 워드라인 분리영역을 한계 해상도에 무관하게 형성할 수 있다. 따라서, 이후에 형성될 비트라인 콘택의 공정 마진을 충분히 확보할 수 있다. 이어서, 사진식각 공정으로 상기 에피택시얼 반도체층(38)위의 상기 제2절연물질을 제거하여 그 상부 표면을 오픈시킴으로써 비트라인 콘택(도시되지 않음0을 형성하고, n⁺형의 불순물을 이온주입하여 상기 에피택시얼 반도체층(38)의 상부 표면에 n⁺드레인영역을 형성한다. 다음에, 상기 비트라인 콘택이 형성된 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 다결정실리콘 및 실리사이드를 차례로 적충하므로서, 상기 비트라인 콘택을 통해 트랜지스터의 n⁺드레인영역에 접촉하는 비트라인(40)을 형성한다.

여기서, 드레인영역이 형성될 부위를 노출시키는 방법은, 상술한 바와 같이 사진식각 공정에 의해 진행될 수도 있고, 별도의 사진공정없이 워드라인 분리영역(12)을 형성하기 위한 상기 제2절연물질의 전면 에치백 공정에 의해 진행될 수도 있다. 또한, 상기 n⁺드레인영역을 게이트 전극(32)과 오버랩시키기 위하여, 상기 워드라인 분리영역을 형성하기 전에 n⁺드레인영역을 먼저 형성할 수도 있다.

따라서, 상술한 바와 같이 본 발명에 의하면, 메모리셀의 축소화에 따라 필수적으로 수반되는 쇼트-채널 효과와 같은 트랜지스터의 전기적 특성 저하를 방지할 수 있고, 워드라인이 되는 게이트 전극의 패터닝이 실리콘기판의 평면 상에서 이루어지기 때문에 그 패턴 형성이 용이하다.

그리고, 게이트 전극 위의 절연막패턴이 트랜지스터의 드레인영역을 비트라인 방향으로 절연시키기 때문에, 상기 드레인영역을 워드라인 방향으로 절연시키기 위한 분리영역을 한계 해상도에 무관하게 형성할 수 있으므로, 비트라인 콘택의 공정 마진을 충분히 확보할 수 있다.

또한, 게이트 전극 위의 절연막패턴을 마스크로 하여 트랜지스터의 문턱전압 조절용 이온주입을 용이하게 실시할 수 있으며, 게이트 전극의 외벽을 채널영역으로 이용하므로서 트랜지스터의 전류 구동능력을 효과적으로 증가시킬 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당분야의 통상의 지식을 가진 자에 의하여 다양한 변형이 가능함은 물론이다.

Claims (14)

1. 제1도전형의 반도체기판의 활성영역 내에 형성된 트랜치와, 상기 트랜치의 하부영역을 둘러싸는 반도체기판에 제2도전형의 불순물로 도우핑된 플레이트 노드와, 상기 트랜치의 측면부 및 저부 상에 형성된 절연막과, 상기 절연막을 개재하여 상기 트랜치의 내부를 매립하는 스토리지 노드로 구성된 트랜치 커패시터와, 상기 스토리지 노드 상부에 산화막에 의해 격리된 게이트 전극과, 상기 게이트 전극의 측면부에 형성된 게이트절연막과, 상기 트랜치의 상부측벽과 접촉되는 제2도전형의 소오스영역과, 상기 소오스영역 상에 형성되고 채널영역으로 사용되는 에피택시얼 반도체층과, 상기 에피택시얼 반도체층의 상부 표면에 형성된 제2도전형의 드레인영역으로 구성된 버티컬 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 드레인영역의 소정 부위상에 접촉되어 형성된 비트라인을 더 구비하는 것을 특징으로 하는 반도체장치.
3. 제1도전형의 반도체기판; 상기 반도체기판의 주표면에 소정 간격으로 형성된 한쌍의 제2도전형의 소오스영역들; 상기 소오스영역들 사이에 형성된 산화막; 상기 산화막 상에 형성된 게이트 전극; 상기 게이트 전극의 측면부에 형성된 게이트산화막; 상기 게이트 전극 상에 형성된 절연막패턴; 상기 소오스영역 상에 상기 게이트 전극의 두께보다 얇은 두께로 형성되고 상기 게이트산화막과 접촉된 채널영역; 상기 채널영역 상에 형성된 제2도전형의 드레인영역을 구비하는 것을 특징으로 하는 버티컬 트랜지스터.
4. 제1도전형의 반도체기판에 활성영역을 한정하기 위하여 소자 분리영역을 형성하는 제1단계; 상기 반도체기판의 활성영역에 제2도전형의 소오스영역을 형성하는 제2단계; 상기 소오스영역의 중심부 및 그 아래의 반도체기판을 식각하여 트랜치를 형성하는 제3단계; 상기 트랜치의 측면부 및 저부 상에 상기 소오스영역의 측벽을 노출시키는 절연막을 형성하고, 상기 트랜치 내부를 제1도전물질로 매립하므로서, 상기 소오스영역과 연결된 스토리지 노드를 형성하는 제4단계; 상기 스토리지 노드 상에 차례로 적층된 산화막, 제2도전물질로 이루어진 게이트 전극, 및 제1절연물질로 이루어진 절연막 패턴을 형성하는 제5단계; 상기 게이트 전극의 양측면부에 게이트산화막을 형성하는 제6단계; 상기 소오스 영역 상에 에피택시얼 반도체층을 형성하는 제7단계; 상기 워드라인 방향으로 상기 에피택시얼 반도체층의 일부 영역을 식각하고, 상기 식각된 일부 영역의 내부를 제2절연물질로 매립하므로서, 워드라인 분리영역을 형성하는 제8단계; 및 상기 에피택시얼 반도체층의 상부 표면에 제2도전형의 드레인영역을 형성하는 제9단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제4항에 있어서, 상기 제4단계에서 상기 트랜치의 측면부 및 저부 상에 절연막을 형성하기 전에, 상기 트랜치의 측면부 및 저부를 따라 접하고 있는 상기 반도체기판 영역에 제2도전형의 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
6. 제4항에 있어서, 상기 제5단계에서, 상기 게이트 전극은 상기 제2도전형의 소오스영역의 일부분과 오버랩되도록 패터닝하는 것을 특징으로 하는 반도체장치의 제조방법.
7. 제4항에 있어서, 상기 제7단계에서 상기 에피택시얼 반도체층은, 상기 소오스영역이 형성된 상기 반도체기판을 시드(seed)로 하여 성장시킴으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
8. 제4항 또는 제7항에 있어서, 상기 에피택시얼 반도체층은 상기 게이트 전극 위의 절연막패턴의 중간까지 성장시키는 것을 특징으로 하는 반도체장치의 제조방법.
9. 제8항에 있어서, 상기 에피택시얼 반도체층은 상기 게이트 전극 사이의 공간 영역을 모두 매립하는 것을 특징으로 하는 반도체장치의 제조방법.
10. 제4항에 있어서, 상기 워드라인 분리영역을 형성하는 제8단계, 사진식각 공정에 의해, 워드라인 방향으로 상기 에피택시얼 반도체층의 일부영역을 식각하는 단계; 상기 결과물 전면에 제2절연물질을 침적하는 단계; 및 상기 제2절연물질을 전면 식각하여, 상기 식각된 에피택시얼 반도체층의 일부 영역을 상기 제2절연물질로 매립하므로서 워드라인 분리영역을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
11. 제10항에 있어서, 상기 제2절연물질을 전면 식각하는 방법은, 에치백 또는 폴리싱 공정 중의 어느 하나에 의한 것임을 특징으로 하는 반도체장치의 제조방법.
12. 제4항에 있어서, 상기 제8단계 전에, 제2도전형의 드레인영역을 형성하는 상기 제9단계를 먼저 진행하는 것을 특징으로 하는 반도체장치의 제조방법.
13. 제1도전형의 반도체기판의 주표면을 식각하여 제1트랜치를 형성하는 단계; 상기 제1트랜치의 측면부에 질화막 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여 상기 반도체기판을 식각하여 제2트랜치를 형성하는 단계; 산화공정으로 상기 제2트랜치의 측면부 및 저부에 산화막칼라를 형성하는 단계; 상기 제2트랜치의 저부에 형성된 산화마갈라 및 상기 반도체기판을 식각하여 제3트랜치를 형성하는 단계; 상기 제3트랜치의 측면부 및 저부를 따라 접하고 있는 상기 반도체기판 영역에 제2도전형의 불순물 영역으로 이루어진 플레이트 노드를 형성하는 단계; 제3트랜치의 측면부 및 저부상에 유전체막을 침적하는 단계; 상기 스페이서를 제거하는 단계; 및 결과물 전면에 도전물질을 침적하고 이를 에치백하여, 상기 제1 내지 제3트랜치의 내부를 매립하는 스토리지 노드를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체메모리장치의 트랜치 커패시터 제조방법.
14. 제3항에 있어서, 상기 채널영역 및 상기 드레인영역은 에피택시얼 반도체층인 것을 특징으로 하는 버티칼 트랜지스터.