KR0141218B1 - 고집적 반도체장치의 제조방법 - Google Patents

고집적 반도체장치의 제조방법

Info

Publication number
KR0141218B1
KR0141218B1 KR1019930025138A KR930025138A KR0141218B1 KR 0141218 B1 KR0141218 B1 KR 0141218B1 KR 1019930025138 A KR1019930025138 A KR 1019930025138A KR 930025138 A KR930025138 A KR 930025138A KR 0141218 B1 KR0141218 B1 KR 0141218B1
Authority
KR
South Korea
Prior art keywords
forming
pillars
etching
semiconductor substrate
insulating layer
Prior art date
Application number
KR1019930025138A
Other languages
English (en)
Other versions
KR950015659A (ko
Inventor
박규찬
심태언
유선일
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019930025138A priority Critical patent/KR0141218B1/ko
Priority to JP6179330A priority patent/JPH07193142A/ja
Priority to DE4430483A priority patent/DE4430483B4/de
Priority to FR9410372A priority patent/FR2713016B1/fr
Priority to US08/298,470 priority patent/US5612559A/en
Priority to US08/445,649 priority patent/US5571730A/en
Publication of KR950015659A publication Critical patent/KR950015659A/ko
Application granted granted Critical
Publication of KR0141218B1 publication Critical patent/KR0141218B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Abstract

고집적 반도체장치의 제조방법이 개시되어 있다. 반도체기판 상에 수직으로 기둥을 형성하여 트랜지스터의 채널영역으로 사용한다. 또한, 게이트절연막을 개재하여 상기 기둥을 둘러싸는 형태로 게이트전극이 자기정합적으로 형성되고, 소오스영역 및 드레인영역은 상기 기둥의 하부 및 상부에 각각 형성된다. 이와 같이 트랜지스터를 형성하면, 트랜지스터의 점유 면적을 현저하게 감소시킬 수 있다.

Description

고집적 반도체장치의 제조방법
제1도는 본 발명에 의해 제조된 MOS 트랜지스터의 단면도.
제2도는 본 발명에 의해 제조된 MOS 트랜지스터의 평면도.
제3도 내지 제5도는 본 발명에 의한 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들.
제6도는 본 발명에 의한 DRAM 셀의 평면도.
제7도 및 제8도는 각각 제6도의 절단선 aa' 및 bb'에 따른, 본 발명에 의해 제조된 DRAM 셀의 단면도들.
제9도 내지 제15도는 본 발명에 의한 DRAM 셀의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
10, 100 : 제1반도체기판 26, 70 : 제2반도체기판
12, 50 : 소오스영역 28, 72 : 드레인영역
30, 74 : 게이트절연막 33, 77 : 게이트전극
62 : 스토리지전극 64 : 유전체막
66 : 플레이트전극 80, 82 : 제1 및 제2비트라인
본 발명은 고집적 반도체장치의 제조방법에 관한 것으로, 특히 집적도를 중가시킬 수 있는 MOS 트랜지스터 제조방법에 관한 것이다.
반도체 메모리셀, 특히 다이나믹 램(DRAM)의 집적도를 증가시키기 위해서는, 가장 작은 면적에 가장 많은 수의 소자를 집적시키는 것이 중요하다.
특히, 반도체기판 상에 횡형(lateral)으로 형성되는 평면(planar) 트랜지스터의 경우, 소오스 및 드레인영역이 트랜지스터의 게이트와 동일한 평면에서 형성되기 때문에 소자의 축소화(shrink)에 장애가 된다. 또한, 256M 급 이상의 메모리소자에서는 소자의 축소화에 따른 전기적 특성 저하를 초래하게 되므로, 이러한 기존의 평면배열로는 소자의 구현 자체가 불가능하게 된다.
상기한 문제점을 해결하기 위해 반도체기판 상에 버티컬(vertical) 방향으로 트랜지스터와 커패시터를 구성하는 메모리셀 구조들이 제안되었다.
1989년 IEDM에 도시바(Toshiba)가 발표한 논문 A Surrounding Gate Transistor(SGT) CeLL for 64/256Mbit DRAMS (K. Sunouchi et al.)에서 제안된 SGT 구조는, 단위 메모리셀을 구성하는 모든 소자가 메트릭스식의 트랜치에 의해 분리되는 실리콘 필라 내에 형성된다. 그러나, 상기 실리콘 필라 및 커패시터를 형성하는 공정이 복잡하고, 메모리셀 간의 분리특성이 취약하며, 게이트전극 형성시 커패시터 플레이트 노드와의 쇼트가 발생할 가능성이 크다는 단점을 갖는다.
그리고, 1989년 IEDM에 히다치(Hitachi)가 발표한 논문 A Fully Depleted Lean-channel Transistor(DELTA) (Digh Hisamoto et al.)에서 제안된 DELTA 구조는, 수직으로 SOI(Silicon On Insulator) 구조를 갖는 게이트를 가지며, 수직 표면 상에 채널이 형성되기 때문에 효과적인 채널 제어성을 갖는다. 그러나, 소오스 및 드레인영역이 게이트와 래터럴로 형성되기 때문에 집적도를 증가시키는데 한계가 있다.
또한, 1992년 IEDM에 소니(Sony)가 발표한 논문 A Buried Capacitor DRAM Cell with Bonded SOI for 256M and IGbit DRAMS (Toshiyuki Nishihara et al. )에 제시된 SOI 구조의 셀은, 커패시터가 실리콘층의 하부에 완전히 매몰되어 형성되기 때문에 메모리셀의 면적을 최대화할 수 있다. 그러나, SOI 구조를 형정하기 위해 실리콘 기판을 플리싱(polyshing)하는 공정에서 잔류 두께의 컨트롤이 매우 어려우며, 트랜지스터의 드레인영역과 비트라인을 접속시키기 위한 비트라인 콘택홀의 면적이 별도로 필요하게 된다.
따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 집적도를 증가시킬 수 있는 반도체장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 제1반도체기판 표면에 제1불순물영역을 형성하는 단계 ; 상기 제1반도체기판을 식각하여 실리콘 기둥들을 형성하는 단계; 상기 기둥들 사이를 절연체로 매립하는 단계 ; 상기 절연체를 식각하여 제1콘택홀을 형성하고, 상기 제1콘택홀을 통해 상기 제1불순물영역과 접속되는 제1전극을 상기 절연체 상에 형성하는 단계; 상기 제1전극이 형성된 결과물 전면에 절연층을 형성하고, 그 표면을 평탄화시키는 단계; 상기 평탄화된 절연층 상에 제2반도체기판을 접착하는 단계; 상기 제1반도체기판의 배면을 식각하는 단계; 상기 기둥들의 표면에 제2불순물영역을 형성하는 단계; 상기 절연체를 일부 식각하여 상기 기둥들을 노출시키는 단계; 및 상기 기둥들을 둘러싸도록 게이트절연막 및 게이트전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 목적을 달성하기 위하여,
제1반도체기판 표면에 제1불순물영역을 형성하는 단계; 상기 제1반도체기판을 식각하여 실리콘 기둥들을 형성하는 단계; 상기 기둥들 사이를 절연체로 매립하는 단계; 상기 절연체를 식각하여 제1콘택홀을 형성하고, 상기 절연체 상에 상기 제1콘택홀을 통해 상기 제1불순물영역과 접속되는 스토리지전극, 유전체막 및 플레이트전극을 차례로 형성하여 커패시터를 형성하는 단계; 상기 커패시터가 형성된 결과물 전면에 제1절연층을 형성하고, 그 표면을 평탄화시키는 단계; 상기 평탄화된 제1절연층 상에 제2반도체기판을 접착하는 단계; 상기 제1반도체기판의 배면을 식각하는 단계; 상기 기둥들의 표면에 제2불순물영역을 형성하는 단계; 상기 절연체를 일부 식각하여 상기 기둥들을 노출시키는 단계; 상기 기둥들을 둘러싸며, 워드라인으로 제공되는 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 결과물 전면에 제2절연층을 형성하는 단계; 및 상기 제2절연층을 식각하여 제2콘택홀을 형성하고, 상기 제2콘택홀을 통해 상기 제2불순물영역과 접속되는 비트라인을 상기 제2절연층 상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.
본 발명은, 수직으로 형성된 기둥을 반도체 기판 상에 형성하여 트랜지스터의 채널영역으로 사용한다. 상기 기둥의 상부 및 하부에 소오스영역 및 드레인영역을 형성하고, 상기 기둥을 둘러싸는 형태로 게이트전극을 형성하기 때문에 트랜지스터의 점유 면적을 현저하게 감소시킬 수 있다.
또한, 상기한 구조를 갖는 트랜지스터를 커패시터에 수직 일직선 상으로 형성하고, 비트라인 콘택홀을 상기 트랜지스터에 수직 일직선 상으로 형성하기 때문에 메모리셀의 면적 역시 현저하게 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1도 및 제2도는 각각, 본 발명에 의해 제조된 MOS 트랜지스터의 단면도 및 평면도이다.
제1도 및 제2도를 참조하면, 제1반도체기판(도시되지 않음)을 뒤집어서 도시한 것으로, 상기 제1반도체기판을 식각하여 형성된 기둥이 트랜지스터의 채널영역(CH)으로 사용되며, 상기 기둥의 상부 및 하부에 각각 드레인영역(28) 및 소오스영역(12)이 형성되어 있다. 트랜지스터의 게이트전극(33)은 게이트절연막(30)을 개재하여 상기 기둥을 둘러싸는 형태로 형성되어 있다. 상기 소오스영역(12)이 형성되어 있는 기둥의 하부에는 상기 소오스영역(12)과 접속되는 소오스배선(22)이 형성되어 있고, 상기 소오스배선(22)의 하부에는 제1절연층(24)을 개재하여 새로운 제2반도체기판(26)이 접착되어 SOI 구조를 이루고 있다 상기 드레인영역(28) 상에는 제2절연층(34)을 개재하여 드레인배선(36)이 형성되어 있고, 상기 드레인배선(36)은 콘택홀(제2도의 참조부호 H)을 드레인영역(28)과 접속된다.
상기 제1도 및 제2도에 도시된 바와 같이, 본 발명의 트랜지스터는 게이트전극(33)으로 둘러싸인 기둥 외에는 별도의 면적을 필요로 하지 않으므로, 소자의 집적도를 증가시킬 수 있다.
제3도 내지 제5도는 본 발명에 의한 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
제3도를 참조하면, 기둥(P)과 제1, 제2 및 제3절연막(16,18,20)들을 형성하는 단계를 도시한다 제1도전형, 예컨대 P형의 제1반도체기판(10) 전면에 제2도전형, 예컨대 n형의 불순물을 이온주입하여 트랜지스터의 소오스영역(12)을 형성한다. 이어서, 상기 제1반도체기판(10)을 반응성 이온식각(Reactive Ion Etching: 이하 RIE라 한다) 방법으로 식각하여 약 600nm 높이의 실리콘 기둥(P)을 형성한 후, 결과물 전면에, 예컨대 산화막 및 질화막을 화학기상증착(Chemical Vapor Deposition: 이하CVD라 한다) 방법으로 차례로 침적하여 제1 및 제2절연막(16, 18)을 형성한다. 다음에, 상기 제2절연막(18) 상에, 예컨대 산화막을 CVD방법으로 침적하여 제1반도체기판(10)이 식각된 부분들을 매립하도록 제3절연막(20)을 형성한 후, 상기 제3절연막(20)의 표면을 평탄화시킨다. 상기 제3절연막(20)은 이후에 형성될 게이트전극과 소오스배선을 절연시키는 역할을 한다.
제4도는 소오스배선(22) 및 제2반도체기판(26)을 형성하는 단계를 도시한다. 사진식각 공정으로 상기 제3절연막(20), 제2절연막(18) 및 제1절연막(16)을 차례로 식각하여, 상기 소오스영역(12)을 노출시키는 제1콘택홀(도시되지 않음)을 형성한 다음, 결과물 전면에 도전물질을 침적함으로써, 상기 제1콘택홀을 통해 소오스영역(12)에 접속되는 소오스배선(22)을 형성한다. 이어서, 상기 소오스배선(22) 상에 절연물질을 침적하여 제1절연층(24)을 형성한 다음, 예컨대 에치백(etch-back) 방법에 의해 상기 제1절연층(24)의 표면을 평탄화시킨다. 다음에, 다이렉트 웨이퍼 본딩(Direct Wafer Bonding) 방법에 의해 상기 평탄화된 제1절연층(24) 상에 새로운 웨이퍼를 접착시켜서 제2반도체기판(26)을 형성한다. 이어서, 상기 제1반도체 기판(10)이 위쪽이 되게 뒤집은 후, 예컨대 폴리싱(polyshing) 방법에 의해 제1반도체기판(10)의 배면부터 식각한다. 상기 식각공정은 제1절연막(16)이 노출될 때까지 진행한다.
제5도는 드레인영역(28), 게이트절연막(30) 및 게이트전극(32)을 형성하는 단계를 도시한다. 상기 식각된 제1반도체기판(10)의 배면 전면에, 예컨대 n형의 불순물을 이온주입하여 상기 기둥의 상부에 트랜지스터의 드레인영역(28)을 형성한 후, 상기 제1절연막(16)을 둥방성 식각한다. 이때, 상기 제2절연막(18)이 식각저지층의 역할을 하게 되어, 상기 제3절연막(20)은 식각되지 않는다. 이어서, 열산화 공정으로 상기 제1절연막이 식각됨에 따라 노출된 기둥의 표면을 산화시켜 게이트절연막(30)을 형성한 다음, 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘(32)을 침적하고, 상기 폴리실리콘을 에치백 방법에 의해 식각함으로써, 기둥을 둘러싸는 형태의 게이트전극(제1도의 참조부호 33)을 형성한다. 다음에, 결과물 전면에 절연물질을 침적하여 제2절연층(제1도의 참조부호 34)을 형성한 후, 사진식각 공정으로 상기 제2절연층을 식각하여 제2콘택홀(도시되지 않음)을 형성한다. 이어서, 결과물 전면에 도전물질을 침적하여 상기 제2콘택홀을 통해 드레인영역(28)에 접속되는 드레인배선(36)을 형성 함으로써, 트랜지스터를 완성한다(제1도 참조).
상술한 본 발명의 트랜지스터 제조방법에 의하면, 채널영역으로 사용되는 실리콘 기둥, 제1 및 제2콘택홀, 그리고 소오스 및 드레인배선을 형성하는 경우에만 리소그라피 공정을 적용하고, 상기 게이트전극은 자기정합적(self-align)으로 형성하기 때문에, 반도체 장치의 고집적화에 매우 유리하다.
제6도는 본 발명을 따라 제조한 DRAM 셀의 평면도로서, 상술한 트랜지스터를 이용한 경우를 나타낸다. 참조부호 WL은 워드라인을 나타내고, T는 트랜지스터를, BC는 비트라인 콘택홀을, BL1은 제1비트 라인을, BL2는 제2비트라인을 각각 나타낸다.
상기 제6도에 도시된 바와 같이, 본 발명에 따라 제조한 DRAM 셀은, 트랜지스터(T)가 워드라인 방향으로 긴 형태로 형성되며, 비트라인 콘택홀(BC)이 상기 트랜지스터(T)의 중심에서 워드라인 방향의 한쪽으로 치우치게 위치한다. 또한, 다층의 비트라인을 형성하여, 워드라인 방향으로 인접하는 두 트랜지스터는 서로 다른 높이에 위치하는 제1 및 제2비트라인Ll, BL2)들과 각각 접속된다.
제7도 및 제8도는 각각 상기 제6도의 절단선 aa' 및 bb'에 따른, 본 발명에 의해 제조된, 서로 인접하는 DRAM 셀들의 단면도들이다.
제7도 및 제8도를 참조하면, 상기 제1도에서 설명한 버티컬 채널을 갖는 제1 및 제2트랜지스터(T1,T2)들이 형성되어 있고, 상기 제1 및 제2트랜지스터들의 아래에는 상기 트랜지스터들의 소오스영역(50)들과 각각 접속되는 스토리지전극(62) 및 상기 스토리지전극의 전면을 둘러싸는 유전체막(64)과 플레이트전극(66)으로 이루어진 커패시터(Cl,C2)들이 형성되어 있다. 상기 제1트랜지스터(T1)의 드레인영역 (72) 상에 제1비트라인(80)이 접속되고, 제2트랜지스터(T2)의 드레인영역(72) 상에는 제2비트라인(82)이 접속되어 다층 비트가인 구조를 형성하고 있다. 다시 말하면, 워드라인 방향으로 인접하는 두 트랜지스터들은 서로 다른 높이에 위치하는 비트라인들과 각각 접속된다.
상기 트랜지스터들은, 비트라인 방향으로는 절연물질로 분리되고(제7도 참조), 상기 비트라인 방향에 직각인 방향, 즉 워드라인 방향으로는 인접한 트랜지스터가 게이트 전극(77)을 공유한다(제8도 참조).
상기한 구조의 셀 면적은 리소그라피 한계 해상도 F의 2승의 4배, 즉 4F2까지 축소시킬 수 있다. 참고적으로, 기존의 평면 트랜지스터를 사용하는 셀 구조에서는 셀의 최소 면적이 8F2이 된다.
제9도 내지 제15도는 본 발명에 의한 DRAM 셀의 제조방법을 설명하기 위한 단면도들이다.
제9a도는 본 발명에 의한 DRAM셀의 평면도로서, 참조부호 WL은 워드라인 방향을 나타내고 BL은 비트라인 방향을 나타낸다. 제9b도 및 제9c도는 각각 상기 제9a도의 절단선 dd' 및 ee'에 따른 단면도들로서, 소오스영역(50), 제1물질층(52) 및 제2물질층(54)을 형성하는 단계를 도시한다. p형의 제1반도체기판(100) 전면에, 예컨대 n형의 불순물을 이온주입하여 트랜지스터의 소오스영역(50)을 형성한 다음, 예컨대 300nm 두께의 산화막을 성장시키고 이를 사진식각 공정으로 패터닝함으로써, 비트라인 방향(BL)으로 길게 배치되는 제1물질층(52)을 형성한다. 이어서, 상기 제1물질층(52)이 형성된 결과물 전면에, 예컨대 산화물을 침적하여 100nm 두께의 제2물질층(54)을 형성한 다음, 워드라인 방향(WL)으로 인접한 워드라인들 사이에 형성된 상기 제2물질층(54) 및 제1물질층(52)을, 예컨대 300nm 정도 식각해낸다(제9c도 참조).
제10a도는 본 발명에 의한 DRAM실의 평면도이고, 제10b도 및 제l0c도는 각각 상기 제10a도의 절단선 WW' 및 BB'에 따른 단면도들로서, 마스크층(1)들을 형성하는 단계를 도시한다. 상기 제9도의 결과물 전면의 제2물질층(54)을 다시 100nm 정도 식각하여, 워드라인 방향(WL)으로는 제1물질층(52)의 양 측면부에 프페이서(54a)를 형성하고, 비트라인 방향(BL)으로는 제1물질층(52)만을 남김으로써 마스크층(1)들을 형성한다.
제11a도 및 제11b도는 상기 제10a도의 절단선 WW' 및 BB'에 따른 단면도들로서, 실리콘 기둥(P) 및 제1절연막(56)을 형성하는 단계를 도시한다. 상기 마스크층(1)들을 식각마스크로 사용하여 상기 제1반도체기판(100)을 소정깊이로 식각함으로써, 상기 워드라인 방향(WL)으로는 제1간격을 가지고, 상기 비트라인 방향(BL)으로는 상기 제1간격보다 좁은 제2간격을 가지는 실리콘 기둥(P)들을 형성한다.
이어서, 상기 마스크층들을 습식식각으로 모두 제거한 다음, 결과물 전면에 절연물질, 예컨대 산화물을 침적하여, 상기 기둥(P)들 사이의 워드라인 방향의 공간은 매립하고(제11a도 참조), 비트라인 방향의 공간은 그루부를 갖는(제11b도 참조) 제1절연막(56)을 형성한다.
제12도는 제2절연막(58) 및 제3절연막(60)을 형성하는 단계를 도시한다(제12도 내지 제15도는 비트라인 방향에 따른 단면도들이다). 상기 제1절연막(56)이 형성된 결과물 전면에, 예컨대 10nm 두께의 질화막을 침적하여 제2절연막(58)을 형성한 다음, 상기 제2절연막(58) 상에 절연물질, 예컨대 산화물을 침적함으로써, 상기 기둥(P)들 사이의 비트라인 방향의 그루부를 전부 매립하는 제3절연막(60)을 형성한다.
제13도는 커패시터(Cl,C2), 제1절연층(68) 및 제2반도체기판(70)을 형성하는 단계를 도시한다. 상기 제3절연막(60)이 형성된 결과물 전면에 사진식각 공정을 행하여 상기 제3절연막(60), 제2절연막(58) 및 제1절연막(56)을 차례로 식각하여, 상기 소오스영역(50)을 노출시키는 제1콘택홀(도시되지 않음)을 형성한다. 이어서, 결과물 전면에 도전물질을 침적하고 이를 사진식각 공정으로 각 셀 단위로 패터닝함으로써, 상기 제1콘택홀을 통해 소오스영역(50)에 접속되는 커패시터의 스토리지전극(62)을 형성한다. 다음에, 상기 제3절연막(60)의 일부분을 습식식각으로 제거함으로써, 상기 스토리지전극(62)의 저부를 노출시키고, 계속해서 상기 스토리지전극(62)의 전면에 유전체막(64) 및 플레이트전극(66)을 차례로 형성하여 커패시터(Cl,C2)들을 형성한다. 이어서, 상기 플레이트전극(66) 상에 절연물질을 침적하여 제1절연층(68)을 형성한 다음, 예컨대 폴리싱 방법에 의해 상기 제1절연층(68)의 표면을 평탄화시킨다. 다음에, 다이렉트 웨이퍼 본딩방법에 의해 상기 평탄화된 제1절연층(68) 상에 새로운 웨이퍼를 접착시켜서 제2반도체기판(70)을 형성한다. 이어서, 상기 제1반도체기판(100)이 위쪽이 되게 뒤집은 후, 예컨대 폴리싱 방법에 의해 제1반도체기판(100)의 배면부터 식각한다. 상기 식각공정은 제1절연막(56)이 노출될 때까지 진행한다.
제14도는 드레인영역(72) 및 게이트절연막(74)을 형성하는 단계를 도시한다. 상기 식각된 제1반도체기판의 배면 전면에, 예컨대 n형의 불순물을 이온주입하여 상기 기둥의 상부에 트랜지스터의 드레인영역(72)을 형성한 다음, 상기 제1절연막(56)을 등방성 식각하여 기둥을 노출시킨다 이때, 상기 제2절연막(58)이 식각저지층의 역할을 하게 되어, 상기 제3절연막(60)은 식각되지 않는다. 이어서, 열산화 공정으로 노출된 기둥의 표면을 산화시켜 게이트절연막(74)을 형성한 다음, 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘(76)을 침적한다.
제15도는 게이트전극(77), 제1절연층(78) 및 제1비트라인(80)을 형성하는 단계를 도시한다. 상기 폴리실리콘(76)을 에치백 방법에 의해 식각하여 상기 기둥을 둘러싸는 형태의 게이트전극(77)을 형성함으로써, 제1 및 제2트랜지스터(T1,T2)들을 형성한다. 이어서, 결과물 전면에 절연물질을 침적하여 제2절연층(78)을 형성한 다음, 사진식각 공정으로 상기 제2절연층(78)을 식각하여 제1비트라인 콘택홀(도시되지 않음)을 형성한다. 다음에, 결과물 전면에 도전물질을 침적하고 이를 사진식각 공정으로 패터닝함으로써. 상기 제1비트라인 콘택홀을 통해 제1트랜지스터(T1)의 드레인영역(72)에 접속되는 제1비트라인(80)을 형성한다. 이어서, 상기 제1비트라인(80)이 형성된 결과물 전면에 절연물질을 침적하여 제3절연층(도시되지 않음)을 형성한 후, 사진식각 공정으로 상기 제3절연층 및 제2절연층(78)을 식각하여 제2비트라인 콘택홀(도시되지 않음)을 형성한다 다음에, 결과물 전면에 도전물질을 침적하고 이를 사진식각 공정으로 패터닝함으로써, 상기 제2비트라인 콘택홀을 통해 제2트랜지스터(T2)의 드레인영역(72)에 접속되는 제2비트라인(제7도의 참조부호 82)을 형성하여 다층구조의 비트라인을 완성한다.
상술한 본 발명의 DRAM 셀 제조방법에 의하면, 커패시터, 트랜지스터 및 비트라인 콘택홀이 수직 일직선 상으로 형성되기 때문에 메모리 셀의 면적을 현저하게 감소시킬 수 있다. 또한, 셀 면적 및 단차의 중가 없이 커패시터 면적을 크게 중가시킬 수 있으므로, 256Mb급 이상의 고집적 반도체 메모리장치에서 요구되는 커패시터 용량을 층분히 확보할 수 있다.
따라서, 상술한 바와 같이 본 발명은, 반도체기판 상에 수직으로 형성된 기둥을 트랜지스터의 채널영역으로 사용하고 상기 기둥의 상부 및 하부에 소오스영역 및 드레인영역이 형성되며, 상기 기둥을 둘러싸는 형태로 게이트전극이 자기정합적으로 형성되기 때문에 트랜지스터의 점유 면적을 현저하게 감소시킬 수 있다. 또한, 상기한 구조를 갖는 트랜지스터를 커패시터 상에 수직 일직선으로 형성하고, 비트라인 콘택홀을 상기 트랜지스터 상에 수직 일직선으로 형성하기 때문에, 메모리셀의 면적 역시 현저하게 감소시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당분야의 통상의 지식을 가진 자에 의하여 다양한 변형이 가능함은 물론이다.

Claims (9)

  1. 제1반도체기판 표면에 제1불순물영역을 형성하는 단계 ; 상기 제1반도체기판을 식각하여 실리콘 기둥들을 형성하는 단계 ; 상기 기둥들 사이를 절연체로 매립하는 단계 ; 상기 절연체를 식각하여 제1콘택홀을 형성하고, 상기 제1콘택홀을 통해 상기 제1불순물영역과 접속되는 제1전극을 상기 절연체 상에 형성 하는 단계 ; 상기 제1전극이 형성된 결과물 전면에 제1절연층을 형성하고, 그 표면을 평탄화시키는 단계 ; 상기 평탄화된 제1절연층 상에 제2반도체기판을 접착하는 단계 ; 상기 제1반도체기판의 배면을 식각하는 단계 ; 상기 기둥들의 표면에 제2불순물영역을 형성하는 단계 : 상기 절연체를 일부 식각하여 상기 기둥들을 노출시키는 단계 : 및 상기 기둥들을 둘러싸도록 게이트절연막 및 게이트전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 게이트전극을 형성하는 단계는, 상기 게이트절연막이 형성된 결과물 전면에 도전물질을 침적하는 단계 와, 상기 도전물질을 전면 식각하여, 상기 기둥들을 둘러싸는 형태의 게이트전극을 자기정합적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 게이트전극을 형성하는 단계 후, 상기 게이트전극이 형성된 결과물 전면에 제2절연층을 형성하는 단계 ; 상기 제2절연층을 식각하여 제2콘택홀을 형성하는 단계 ; 및 상기 제2콘택홀을 통해 상기 제2불순물영역과 접속되는 제2전극을 상기 제2절연층 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 제1반도체기판의 배면을 식각하는 공정은, 상기 절연체가 노출될 때까지 수행하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  5. 제1항에 있어서, 상기 기둥들 사이를 매립하는 절연체는 적어도 두가지 이상의 물질로 형성하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  6. 제1반도체기판 표면에 제1불순물영역을 형성하는 단계 ; 상기 제1반도체기판을 식각하여 실리콘 기둥들을 형성하는 단계 ; 상기 기둥들 사이를 절연체로 매립하는 단계 ; 상기 절연체를 식각하여 제1콘택홀을 형성하고, 상기 절연체 상에 상기 제1콘택홀을 통해 상기 제1불순물영역과 접속되는 스토리지전극, 유전체막 및 플레이트전극을 차례로 형성하여 커패시터를 형성하는 단계 ; 상기 커패시터가 형성된 결과물 전면에 제1절연층을 형성하고, 그 표면을 평탄화시키는 단계 ; 상기 평탄화된 제1절연층 상에 제2반도체기판을 접착하는 단계 ; 상기 제1반도체기판의 배면을 식각하는 단계 ; 상기 기둥들의 표면에 제2불순물영역을 형성하는 단계 ; 상기 절연체를 일부 식각하여 상기 기둥들을 노출시키는 단계 ; 상기 기둥들을 둘러싸며, 워드라인으로 제공되는 게이트전극을 형성하는 단계 ; 상기 게이트전극이 형성된 결과물 전면에 제2절연층을 형성하는 단계 ; 및 상기 제2절연층을 식각하여 제2콘택홀을 형성하고, 상기 제2콘택홀을 통해 상기 제2불순물영역과 접속되는 비트라인을 상기 제2절연층 상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 제 6항에 있어서 , 상기 실리콘 기둥들을 형성하는 단계는, 상기 제1반도체기판 상에, 비트라인 방향으로 길게 배치된 제1물질층을 형성하는 단계; 상기 제1물질층이 형성된 결과물 전면에 제2물질층을 형성하는 단계 ; 워드라인 방향으로 상기 제2물질층을 식각한 다음, 계속해서 결과물 전면의 상기 제2물질층을 식각함으로써 마스크층들을 형성하는 단계 ; 및 상기 마스크층들을 식각마스크로 하여 상기 제1반도체기판을 식각함으로써, 상기 워드라인 방향으로는 제1간격을 가지고, 상기 비트라인 방향으로는 상기 제1간격보다 좁은 제2간격을 가지는 실리콘 기둥들을 형성하는 단계로 이루어지는 것을 측징으로 하는 반도체 메모리장치의 제조방법.
  8. 제6항에 있어서, 상기 기둥들 사이를 절연물질로 매립하는 단계는, 상기 기둥들이 형성된 결과물 전면에 절연물질을 침적하여, 상기 기둥들 사이의 워드라인 방향의 공간은 매립하고, 비트라인 방향의 공간은 그루부를 갖는 제1절연막을 형성하는 단계 ; 상기 제1절연막 망에 제2절연막을 형성하는 단계 ; 및 상기 제2절연막 상에 절연물질을 침적하여, 상기 기둥들 사이의 비트라인 방향의 그루부를 전부 매립하는 제3절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  9. 제 6항에 있어서, 상기 커패시터를 형성하는 단계는, 상기 제1콘택홀이 형성된 결과물 전면에 도전물질을 침적하고, 상기 도전물질을 셀 단위로 패터닝함으로써 커패시터의 스토리지전극을 형성하는 단계 ; 습식식각 공정으로 상기 절연물질의 일부분을 제거함으로써, 상기 스토리지전극의 저부를 노출시키는 단계 ; 및 상기 스토리지전극의 전면에 유전체막 및 플레이트전극을 차례로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
KR1019930025138A 1993-11-24 1993-11-24 고집적 반도체장치의 제조방법 KR0141218B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019930025138A KR0141218B1 (ko) 1993-11-24 1993-11-24 고집적 반도체장치의 제조방법
JP6179330A JPH07193142A (ja) 1993-11-24 1994-07-29 高集積半導体装置およびその製造方法
DE4430483A DE4430483B4 (de) 1993-11-24 1994-08-27 MOS-Transistor, Halbeiterspeicherbauelement mit MOS-Transistoren und Herstellungsverfahren hierfür
FR9410372A FR2713016B1 (fr) 1993-11-24 1994-08-29 Dispositif semiconducteur à haute intégration et procédé pour la fabrication de celui-ci.
US08/298,470 US5612559A (en) 1993-11-24 1994-08-30 Semiconductor device having pillar shaped transistor and a method for manufacturing the same
US08/445,649 US5571730A (en) 1993-11-24 1995-05-22 Semiconductor device having vertical metal oxide semiconductors and a method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930025138A KR0141218B1 (ko) 1993-11-24 1993-11-24 고집적 반도체장치의 제조방법

Publications (2)

Publication Number Publication Date
KR950015659A KR950015659A (ko) 1995-06-17
KR0141218B1 true KR0141218B1 (ko) 1998-07-15

Family

ID=19368843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930025138A KR0141218B1 (ko) 1993-11-24 1993-11-24 고집적 반도체장치의 제조방법

Country Status (5)

Country Link
US (2) US5612559A (ko)
JP (1) JPH07193142A (ko)
KR (1) KR0141218B1 (ko)
DE (1) DE4430483B4 (ko)
FR (1) FR2713016B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929335B1 (ko) * 2001-09-10 2009-12-03 에이저 시스템즈 가디언 코포레이션 수직 대체 게이트 접합 전계 효과 트랜지스터

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
WO1999004436A1 (de) 1997-07-18 1999-01-28 Infineon Technologies Ag Verfahren zur herstellung eines vertikalen mos-transistors
US20030129215A1 (en) * 1998-09-24 2003-07-10 T-Ram, Inc. Medical devices containing rapamycin analogs
US6890546B2 (en) 1998-09-24 2005-05-10 Abbott Laboratories Medical devices containing rapamycin analogs
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5907170A (en) 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6528837B2 (en) 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
KR100331845B1 (ko) * 1998-01-10 2002-05-10 박종섭 박막트랜지스터제조방법
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US5991225A (en) 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
KR100260560B1 (ko) * 1998-03-18 2000-07-01 윤종용 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6134175A (en) 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
DE19845004C2 (de) * 1998-09-30 2002-06-13 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6153902A (en) 1999-08-16 2000-11-28 International Business Machines Corporation Vertical DRAM cell with wordline self-aligned to storage trench
DE10028424C2 (de) * 2000-06-06 2002-09-19 Infineon Technologies Ag Herstellungsverfahren für DRAM-Speicherzellen
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6465331B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines
US6426259B1 (en) * 2000-11-15 2002-07-30 Advanced Micro Devices, Inc. Vertical field effect transistor with metal oxide as sidewall gate insulator
DE10125967C1 (de) 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
US6737316B2 (en) * 2001-10-30 2004-05-18 Promos Technologies Inc. Method of forming a deep trench DRAM cell
DE10155023B4 (de) * 2001-11-05 2008-11-06 Qimonda Ag Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle und Verfahren zur Herstellung einer Leitungsanordnung für Bitleitungen
KR100486253B1 (ko) * 2002-08-12 2005-05-03 삼성전자주식회사 수직형 트랜지스터의 제조방법
US7135745B1 (en) 2002-09-09 2006-11-14 T-Ram, Inc. Fin thyristor-based semiconductor device
US6790713B1 (en) 2002-09-09 2004-09-14 T-Ram, Inc. Method for making an inlayed thyristor-based device
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
KR100673105B1 (ko) * 2005-03-31 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
KR100833182B1 (ko) * 2005-11-17 2008-05-28 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
TWI293207B (en) * 2006-01-11 2008-02-01 Promos Technologies Inc Dynamic random access memory structure and method for preparing the smae
US7700441B2 (en) * 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) * 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP5623005B2 (ja) * 2008-02-01 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US8072345B2 (en) * 2008-02-14 2011-12-06 Darren Gallo Electronic flare system and apparatus
US8617952B2 (en) * 2010-09-28 2013-12-31 Seagate Technology Llc Vertical transistor with hardening implatation
US9698145B1 (en) * 2015-12-28 2017-07-04 International Business Machines Corporation Implementation of long-channel thick-oxide devices in vertical transistor flow
KR102576428B1 (ko) * 2016-04-29 2023-09-08 삼성디스플레이 주식회사 어레이 기판, 이를 포함하는 액정 표시 장치 및 어레이 기판의 제조 방법
US9960272B1 (en) 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET
US10020381B1 (en) 2017-05-17 2018-07-10 International Business Machines Corporation Embedded bottom metal contact formed by a self-aligned contact process for vertical transistors
CN110785843A (zh) * 2017-08-31 2020-02-11 美光科技公司 具有带有两个晶体管及一个电容器的存储器单元且具有与参考电压耦合的晶体管的主体区的设备
US10121877B1 (en) 2017-09-13 2018-11-06 International Business Machines Corporation Vertical field effect transistor with metallic bottom region
WO2023188002A1 (ja) * 2022-03-29 2023-10-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ・デバイス

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357131A (en) * 1982-03-10 1994-10-18 Hitachi, Ltd. Semiconductor memory with trench capacitor
JP2606857B2 (ja) * 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
EP0333426B1 (en) * 1988-03-15 1996-07-10 Kabushiki Kaisha Toshiba Dynamic RAM
JPH07105477B2 (ja) * 1988-05-28 1995-11-13 富士通株式会社 半導体装置及びその製造方法
JPH02309671A (ja) * 1989-05-24 1990-12-25 Matsushita Electron Corp 半導体メモリ装置
JPH03225873A (ja) * 1990-01-30 1991-10-04 Mitsubishi Electric Corp 半導体装置
US5107459A (en) * 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array
JPH0834302B2 (ja) * 1990-04-21 1996-03-29 株式会社東芝 半導体記憶装置
JPH0775247B2 (ja) * 1990-05-28 1995-08-09 株式会社東芝 半導体記憶装置
JP2969865B2 (ja) * 1990-08-28 1999-11-02 日本電気株式会社 ダイナミック型半導体記憶装置及びその製造方法
JP2941039B2 (ja) * 1990-11-08 1999-08-25 沖電気工業株式会社 半導体メモリ装置の製造方法
JPH0529573A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP3405553B2 (ja) * 1991-12-06 2003-05-12 株式会社東芝 半導体装置及びその製造方法
US5498889A (en) * 1993-11-29 1996-03-12 Motorola, Inc. Semiconductor device having increased capacitance and method for making the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929335B1 (ko) * 2001-09-10 2009-12-03 에이저 시스템즈 가디언 코포레이션 수직 대체 게이트 접합 전계 효과 트랜지스터
KR100931816B1 (ko) * 2001-09-10 2009-12-14 에이저 시스템즈 가디언 코포레이션 수직 대체 게이트 접합 전계 효과 트랜지스터

Also Published As

Publication number Publication date
KR950015659A (ko) 1995-06-17
FR2713016B1 (fr) 1998-09-04
JPH07193142A (ja) 1995-07-28
US5612559A (en) 1997-03-18
DE4430483A1 (de) 1995-06-01
DE4430483B4 (de) 2007-08-02
US5571730A (en) 1996-11-05
FR2713016A1 (fr) 1995-06-02

Similar Documents

Publication Publication Date Title
KR0141218B1 (ko) 고집적 반도체장치의 제조방법
KR0123751B1 (ko) 반도체장치 및 그 제조방법
US5798544A (en) Semiconductor memory device having trench isolation regions and bit lines formed thereover
US5336629A (en) Folder Bitline DRAM having access transistors stacked above trench storage capacitors, each such transistor employing a planar semiconductor body which spans adjacent capacitors
US6063658A (en) Methods of making a trench storage DRAM cell including a step transfer device
US5574299A (en) Semiconductor device having vertical conduction transistors and cylindrical cell gates
US7329916B2 (en) DRAM cell arrangement with vertical MOS transistors
US5497017A (en) Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US5065273A (en) High capacity DRAM trench capacitor and methods of fabricating same
JP4004949B2 (ja) 半導体メモリーセル構造
JP3935991B2 (ja) Ｄｒａｍセル装置および該ｄｒａｍセル装置の製造方法
KR100509210B1 (ko) Dram셀장치및그의제조방법
US7449382B2 (en) Memory device and fabrication method thereof
US5034787A (en) Structure and fabrication method for a double trench memory cell device
KR20000023521A (ko) 비트라인-스터드당 네개의 노드들 및 2 토폴로지 레벨들을갖는 6 ¼ ｆ×ｆ 디램 셀
US7026209B2 (en) Dynamic random access memory cell and fabrication thereof
US6908811B2 (en) Ram
KR19990006541A (ko) 동적 이득 메모리 셀을 갖는 dram 셀 장치 및 그의 제조 방법
KR100325471B1 (ko) 디램의 제조 방법
JP2518147B2 (ja) 半導体メモリ装置とその製造方法
KR100466688B1 (ko) 부동체 효과가 없는 ｓｏｉ ｄｒａｍ
KR930004985B1 (ko) 스택구조의 d램셀과 그 제조방법
JP2754584B2 (ja) メモリ装置の製造方法
KR970010683B1 (ko) 소이(soi)를 이용한 반도체 메모리장치 및 그 제조방법
KR0123752B1 (ko) 고집적 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120229

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee