JP3935991B2 - Dramセル装置および該dramセル装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、DRAMセル装置および該DRAMセル装置の製造方法に関する。
【0002】
【従来の技術】
DRAMセル装置つまりダイナミックなランダムアクセスを伴うメモリセル装置においては、ほとんどもっぱらいわゆる1トランジスタメモリセルが用いられる。1トランジスタメモリセルは、読み出しトランジスタとメモリコンデンサを有している。メモリコンデンサには電荷の形で情報が蓄積されており、これによって0か1の論理値が表される。ワード線を介した読み出しトランジスタの制御により、ビット線を介してそれらの情報を読み出すことができる。
【0003】
メモリの世代ごとに記憶密度が高まっていくことから、1トランジスタメモリセルの所要面積は世代の移り変わりにつれて必然的に小さくなる。個々の技術において製造可能な最小構造寸法Fによって構造サイズの縮小に制約が加えられているので、これに伴って1トランジスタメモリセルの変形も行われるようになる。つまり1Mbitの世代までは、読み出しトランジスタもメモリコンデンサもプレーナ素子として実現されていた。そして4Mbitのメモリ世代からは、面積をいっそう縮小するために読み出しトランジスタとメモリコンデンサの3次元構成をとらざるを得なかった。可能な構成としては、メモリコンデンサをトレンチ(溝)で実現することが挙げられる(たとえば K. Yamada 等による A deep trenched capacitor technology for 4 Mbit DRAMs Proc. Intern. Electronic Devices & Materials IEDM 85, P. 702 参照)。
【0004】
さらに提案されているのは(たとえば Y. Kawamoto 等による A 1.28 μm2 Shielded Memory Cell Technology for 64Mbit DRAMs, Techn. Digest of VLSI Symposium, 1990, p.13 参照)、メモリコンデンサを積層コンデンサいわゆるスタックキャパシタとして構成することである。この場合、ワード線の上に多結晶シリコンから成る構造体たとえばクラウン構造体またはシリンダ体が形成され、これが基板と接触接続される。この多結晶シリコン構造体によりメモリノードが形成される。これにコンデンサ誘電体とコンデンサ極板が設けられる。この方式の有する利点は、ロジックプロセスとの両立性が十分にあることである。
【0005】
1Gbit世代のDRAMのメモリセルのための面積はわずか約0.2μm2 にすぎない。その際、メモリコンデンサは20〜30fFの容量を有してなければならない。このような容量は、1Gbit世代で利用できるようなセル面積の場合、積層コンデンサでは多結晶シリコン構造体のかなり複雑な構造によってしか実現できない。さらにこのように複雑な構造は、そのトポロジーゆえに製造するのがますます困難になってきている。
【0006】
また、面積あたりで達成可能な容量を、大きい誘電率を有する誘電体を用いて高めることが提案されている。大きい誘電率を有する誘電体としては、たとえば常誘電体および強誘電体が適している(国際公開第93/12542号参照)。
【0007】
【発明が解決しようとする課題】
本発明の課題は、メモリセルとして1トランジスタメモリを有し1Gbit世代に必要なパッキング密度で製造可能なDRAMセル装置を提供することにある。さらに本発明の課題は、この種のDRAMセル装置のための製造方法を提供することにある。
【0008】
【課題を解決するための手段および利点】
本発明によればこの課題は、それぞれ1つの読み出しトランジスタと1つのメモリコンデンサを有するメモリセルが設けられており、前記読み出しトランジスタは、半導体基板に集積されたバーティカル形MOSトランジスタとして構成されており、該MOSトランジスタの一方のソース/ドレイン領域は前記半導体基板の主表面とそれぞれ接しており、該MOSトランジスタの他方のソース/ドレイン領域は前記半導体基板に埋め込まれたビット線とそれぞれ接しており、該MOSトランジスタのゲート電極は、前記半導体基板に埋め込まれていて前記ビット線と交差するワード線と接続されており、前記メモリコンデンサはそれぞれ、メモリノードとして前記主表面と接するソース/ドレイン領域の1つと、該領域の上に配置されたコンデンサ誘電体と、コンデンサ極板とにより構成されていることにより解決される。
【0009】
さらに上記の課題は、それぞれ1つの読み出しトランジスタと1つのメモリコンデンサを備えたメモリセルを形成し、半導体基板中に埋め込まれたビット線と埋め込まれたワード線を形成し、前記読み出しトランジスタをバーティカル形MOSトランジスタとして半導体基板中に形成し、該MOSトランジスタの一方のソース/ドレイン領域を半導体基板の主表面とそれぞれ接しさせ、該MOSトランジスタの他方のソース/ドレイン領域を埋め込まれたビット線とそれぞれ接しさせ、該MOSトランジスタのゲート電極を埋め込まれた各ビット線の1つと接続し、メモリコンデンサを形成するため、主表面に接するソース/ドレイン領域の上方にコンデンサ誘電体とコンデンサ極板を被着して、主表面に接している前記のソース/ドレイン領域を同時にメモリノードとしてもはたらかせることにより解決される。
【0010】
従属請求項には本発明の有利な実施形態が示されている。
【0011】
本発明によるDRAMセル装置によれば、読み出しトランジスタがバーティカル形MOSトランジスタとして構成されている1トランジスタメモリセルが設けられている。この場合、バーティカル形MOSトランジスタのソース/ドレイン領域の一方は、DRAMセル装置の実現されている半導体基板の主表面に接している。他方のソース/ドレイン領域は埋め込まれたビット線に接している。主表面上において、そこに接しているソース/ドレイン領域の表面にコンデンサ誘電体が配置されており、さらにその上にセル極板が配置されている。主表面に接しているソース/ドレイン領域は、コンデンサ極板、コンデンサ誘電体ならびにソース/ドレイン領域から成るメモリコンデンサのためのメモリノードとしても用いられる。
【0012】
MOSトランジスタのチャネル領域は半導体基板中に配置されていて、ゲート誘電体とゲート電極が設けられている。ゲート電極はワード線と接続されている。ゲート電極とワード線は基板中に埋め込まれており、絶縁構造体によってソース/ドレイン領域、ビット線およびチャネル領域に対し絶縁されている。
【0013】
DRAMセル装置は有利には、少なくともDRAMセル装置の領域で単結晶シリコンを有する半導体基板において実現される。これは全般的に単結晶シリコンから成るウェハであってもよいし、シリコンウェハ上に絶縁膜を有しさらにその上に単結晶シリコン薄膜を有するSOI基板であってもよい。
【0014】
コンデンサ誘電体は、100〜1000の比誘電率εr を有する材料によって形成するとよい。
【0015】
本発明によるDRAMセル装置は平坦な表面で製造でき、ないしはフラットなトポロジーの表面で製造できるので、コンデンサ誘電体として強誘電層または常誘電層を用いることができる。強誘電層および常誘電層は、500〜1000の範囲の大きい比誘電率εr を有している。これらの層をスパッタリングにより析出すれば、それらを平坦な表面上ないしはフラットなトポロジーの表面上にのみ設けることができる。良好なエッジ被覆を行うCVD法またはゾル・ゲル法によっても、層の必要な厚さにより複雑な3次元構造を製造できない。コンデンサ誘電体として、チタン酸バリウム−ストロンチウム、チタン酸鉛−ジルコニウムまたはチタン酸ストロンチウムを用いるとよい。さらにコンデンサ誘電体としては、国際公開第93/12542号により公知の材料が適している。高い比誘電率を有するこれらの誘電体により、約0.2〜0.4μm2 の平面であっても20〜30fFの所要容量を達成できる。
【0016】
有利には半導体基板は、半導体材料から成り行と列に配置された柱状体を有している。この場合、それらの柱状体の少なくとも1つの側面に沿ってバーティカル形MOSトランジスタが形成され、その際、ゲート誘電体とゲート電極は、半導体基板の主表面に対し平行な個々の柱状体の側面を部分的にしか覆わないようにして形成される。バーティカル形MOSトランジスタが各柱状体の互いに隣り合う2つの側面をそれぞれ部分的に覆うようにすれば、バーティカル形MOSトランジスタを殊に有利に製造できる。
【0017】
1つの実施形態によれば、ビット線は各柱状体の互いに隣り合う行の間にそれぞれ延在している。互いに隣り合う列と列の間にはワード線が延在しており、これらのワード線はそれぞれゲート電極と接続されている。ワード線とビット線との間には絶縁構造体が設けられている。さらにワード線は、活性的なトランジスタ領域に対し絶縁されている。
【0018】
柱状体を2つのエッチングステップで製造するとよい。この場合、まずはじめに、実質的に平行に延在する第1のトレンチがエッチングされる。そして次のエッチングステップで、第1のトレンチと交差しやはり実質的に平行に延在する第2のトレンチがエッチングされる。第1のトレンチと第2のトレンチを、各トレンチの幅が互いに隣り合うトレンチ間の間隔と等しくなるよう選定し、さらにこの幅を個々の技術で製造可能な最小構造寸法Fに応じて選定すれば、メモリセルのための面積は4F2 になる。つまり0.18μmの技術では、各メモリセルは0.13μm2 の面積を必要とする。
【0019】
次に、図面ならびに実施例に基づき本発明を詳細に説明する。
【0020】
【発明の実施の形態】
基板2はたとえば単結晶シリコンから成り、これは少なくともDRAMセル装置の領域においてたとえば5×1017cm-3のドーピング材料濃度でp形にドーピングされており、この基板2の主表面1には、面全体にわたってn+ 形にドーピングされた領域3が生成される。 n+ 形にドーピングされた領域3は、たとえばイオン注入により形成される。そしてこの領域は、たとえば1×1020cm-3のドーピング材料濃度を有する。 n+ 形にドーピングされた領域の深さはたとえば0.5μmである。
【0021】
たとえばSiO2 から成るトレンチマスクとフォトレジスト(図示せず)を用いることで、主表面1に第1のトレンチ4がエッチングされる。第1のトレンチ4は実質的に平行に延在している。これらのトレンチはたとえば0.8μmの深さを有する。第1のトレンチ4の幅はたとえばF=180nmであり、隣り合うトレンチ4間の間隔はたとえばF=180nmである。第1のトレンチ4は主表面1に対し平行にセルフィールド全体にわたって延在しており、たとえば100μmの長さを有する。第1のトレンチ4の深さは、これらのトレンチ4がn+ 形にドーピングされた領域3を通り抜けてしまう程度の深さでなければならない(図1参照)。
【0022】
イオン注入により、第1のトレンチ4の底部にn+ 形にドーピングされたビット線5が形成される。これらのビット線5は、たとえば少なくとも1020cm-3以上のドーピング材料濃度を有し、さらにたとえば0.2μmの深さを有する。
【0023】
次に第1のトレンチ4は、たとえばSiO2 から成る第1の絶縁構造体6により充填される。第1の絶縁構造体6は、たとえばSiO2 層の一様な析出とそれに続く平坦化により形成される。
【0024】
次に第2のトレンチマスクを用いることで、第1のトレンチ4と実質的に直角に交差する第2のトレンチ7がエッチングされる。第2のトレンチ7は第1のトレンチ4と同じ深さでエッチングされる。その際に重要であるのは、第2のトレンチ7内でビット線の表面が露出されることである。次に、第2のトレンチ7が第2の絶縁構造体8により充填される。第2の絶縁構造体8は、n+ 形にドーピングされた領域3のレベルまでほぼ達している。第2の絶縁構造体8はたとえばSiO2 により、SiO2 層の一様な析出とそれに続くエッチバックにより形成される(図2参照、これは隣り合う2つのビット線5の間において図1で示した縦断面に対し垂直かつビット線5に対し平行な縦断面図である)。
【0025】
それぞれ2つの隣り合う第1のトレンチ4ならびに第2のトレンチ7の対によってシリコンから成る1つの柱状体が規定され、これは主表面1の領域においてn+ 形にドーピングされた領域3とその下のp形にドーピングされている基板材料2を有している。
【0026】
さらに、たとえばSiO2 から成るマスク9が形成され、このマスクはマスク開口部10を有している。マスク開口部10は主表面1に対し平行にほぼ正方形の横断面を有しており、網目状に配置されている。そしてこれらのマスク開口部10によって、バーティカル形MOSトランジスタの配置が規定される。マスク開口部10は、それらが各柱状体のうちの1つの柱状体における1つの角とそれぞれ重なり合うように配置されている。マスク開口部10の正方形の横断面は、第1のトレンチ4および第2のトレンチ7の幅と等しい辺の長さを有している。マスク開口部10の中心は、隣接する第1のトレンチ4および第2のトレンチ7の中心に対しそれぞれ半分の辺の長さだけずらされて配置されている。トレンチ4,7の幅および間隔はそれぞれ製造可能な最小構造寸法Fであり、マスク開口部10の辺の長さはやはり製造可能な最小構造寸法Fである。マスク開口部10の中心は、トレンチ4,7の中心に対しそれぞれ1/2Fだけずらされている。この場合、調整精度は製造可能な最小構造寸法よりも微細であることが利用される。1Gbit技術の場合、製造可能な最小構造寸法Fは180nmであり、調整は約1/3Fの精度で行える。
【0027】
たとえば反応性イオンエッチングを用いてSiO2 により選択的にシリコンを腐食する異方性エッチングプロセスにおいて孔11がエッチングされ、これらの孔は主表面1からビット線5のレベルまで達している(図3および図4参照)。これらの孔11はフック状の横断面を有しており、その際、このようなフック形状は3つの小さい正方形から成る。欠けている4番目の小さい正方形は、異方性エッチングプロセスでは腐食されないシリコンから成る柱状体により生じる。この柱状体の側面は孔11内で露出される。
【0028】
マスク9を取り除いた後、ゲート酸化物12を形成するためにたとえば800゜C付近で熱酸化が行われる。これによって、露出しているすべてのシリコン表面にSiO2 が生じる。次に、ゲート電極13とワード線14がドーピングされた多結晶シリコンにより形成される。この目的で、たとえば本来の場所でドーピングされた析出により多結晶シリコン層が生成され、この層は、孔11と第2のトレンチ7が第2の絶縁構造体8の上部で幅方向に充填される程度の厚さである。次に、ドーピングされたシリコン層がたとえば反応性イオンエッチングにより、ワード線14の高さが主表面1よりも下になるまでエッチバックされる。ワード線14の寸法はエッチング時間により調整される。ワード線14の構造化はセルフアライメントで行われる。
【0029】
別のSiO2 層の析出およびエッチバックにより、ワード線の上方に第3の絶縁構造体15が形成される。第3の絶縁構造体15の高さは主表面1よりも低く、その結果、柱状体においてn+ 形にドーピングされた領域3の側面にそれぞれ段差が生じる(図5および図6参照)。これらの段差の大きさはたとえば0.2〜0.5μmである。
【0030】
次に、コンデンサ誘電体16が被着される。コンデンサ誘電体はたとえば50nmの厚さを有する。このためにたとえば、500〜1000の範囲の比誘電率εr を有する連続的な強誘電層または常誘電層が、スパッタリング、CVD析出により、あるいはゾル・ゲル法で付着される。この場合、コンデンサ誘電体は、チタン酸バリウム−ストロンチウム、チタン酸ストロンチウムまたはチタン酸鉛−ジルコニウムの材料のうち少なくとも1つの材料を含んでいるとよい。コンデンサ誘電体16は、第3の絶縁構造体15のエッチバックに際して露出されたシリコン表面上のn+ 形にドーピングされた領域3のところに配置されている。コンデンサ誘電体16の材料とシリコンとの間における反応、またはコンデンサ誘電体16の材料のシリコンへの拡散、あるいはコンデンサ誘電体16の材料によるシリコンのそのほかの損傷を危惧しなければならないのであれば、少なくともn+ 形にドーピングされた領域3の露出している表面が中間層により覆われ、たとえばTiN,RuO2 ,Pt,Wから成る中間層により覆われる。
【0031】
コンデンサ誘電体16の材料が、メモリコンデンサにとって甘受できないほどの規模でリーク電流を有するならば、コンデンサ誘電体16が構造化される。この場合、コンデンサ誘電体16は第3の絶縁構造体15ないし第1の絶縁構造体6の上方でそのつど途切れるように構成される。
【0032】
コンデンサ誘電体16上には、たとえばPolySi,TiN,Pt,W,RuO2 から成る連続するコンデンサ極板17が被着される。コンデンサ極板17により、少なくとも第1および第2のトレンチの領域が覆われる。
【0033】
図7には、基板2の平面概略図が第1のトレンチ4および第2のトレンチ7とともに示されている。さらに図7には、マスク開口部10の位置が破線で描かれたブロックとして示されている。また、明瞭に理解できるようにする目的で、参照符号I,II,III,IV,V,VIの付された破線により、図1,2,3,4,5,6で示した断面図のカットラインが示されている。
【0034】
第1のトレンチ4はそれぞれ平行に延在しており等しい幅および等しい間隔たとえば最小構造寸法F=180nmを有し、第2のトレンチ7もやはりそれぞれ等しい幅および間隔たとえば最小構造寸法F=180nmを有しており、1つのメモリセルあたりの所要スペースは(2×トレンチ幅)2 でありたとえば4F2 =0.13μm2 である。
【0035】
場合によっては行うことのできるコンデンサ誘電体の構造化は別として、本発明によるDRAMセル装置を製造するためには、調整可能な3つのマスクが必要である。この場合、第1のトレンチ4と第2のトレンチ7のエッチングに用いられる両方のマスクは、調整に関して問題はない。孔11をエッチングするマスク9だけは精確に調整する必要がある。
【0036】
十分に高い比誘電率εr を有するコンデンサ誘電体16用の材料を用いれば、第3の絶縁構造体15をその高さが主表面1で終端するように構成できる。本発明によるDRAMセル装置の場合、n+ 形にドーピングされた領域3、ビット線5ならびにその間に位置する基板2は、ゲート酸化物12およびゲート電極13とともにそれぞれ1つのバーティカル形MOSトランジスタを成している。n+ 形にドーピングされた領域3、コンデンサ誘電体16ならびにコンデンサ極板17はメモリコンデンサを成している。n+ 形にドーピングされた領域3は同時に、バーティカル形MOSトランジスタにおけるソース/ドレイン領域として、およびメモリコンデンサのメモリノードとして用いられる。これにより所要スペースに関して利点が得られる。しかも、バーティカル形MOSトランジスタにおけるソース/ドレイン領域およびメモリコンデンサのメモリノードは製造手法上、互いに電気的に接続されているので、従来技術では積層コンデンサにおいて多結晶シリコン構造体を基板と接続するのに必要とされたクリティカルなコンタクトホールのエッチングが省略される。
【図面の簡単な説明】
【図1】第1のトレンチとビット線を形成した後の基板の縦断面図である。
【図2】第2のトレンチを形成した後の基板をビット線の延在方向に対し平行に示す縦断面図である。
【図3】バーティカル形MOSトランジスタのための開口部をエッチングした後の基板を隣り合うビット線の間においてビット線に対し平行に示す縦断面図である。
【図4】バーティカル形MOSトランジスタを形成するための孔をあけた後の基板をビット線に対し垂直に示す縦断面図である。
【図5】ゲート酸化物、ゲート電極、コンデンサ誘電体およびコンデンサ極板を形成した後の基板をビット線に対し垂直に示す縦断面図である。
【図6】ゲート酸化物、ゲート電極、ワード線、コンデンサ誘電体およびコンデンサ極板を形成した後の基板をワード線に対し平行かつビット線に対し垂直に示す縦断面図である。
【図7】第1のトレンチ、第2のトレンチ、ならびにバーティカル形MOSトランジスタ用の孔を形成するためのマスク開口部とともに示した基板の平面図である。
【符号の説明】
1 主表面
2 基板
3 n+ 形にドーピングされた領域
4 第1のトレンチ
5 ビット線
6 第1の絶縁構造体
7 第2のトレンチ
8 第2の絶縁構造体
9 マスク
10 マスク開口部
11 孔
12 ゲート酸化物
13 ゲート電極
14 ワード線
15 第3の絶縁構造体
16 コンデンサ誘電体
17 コンデンサ極板
Claims (10)
- DRAMセル装置において、
それぞれ1つの読み出しトランジスタと1つのメモリコンデンサを有するメモリセルが設けられており、
前記半導体基板(2)は少なくともDRAMセル装置の領域で第1の導電形にドーピングされており、該半導体基板(2)は行方向および列方向で配置された柱状体を有しており、該柱状体は前記半導体基板(2)の主表面(1)と接していて、第1および第2のトレンチ(4,7)により形成されており、
各柱状体は、前記第1の導電形にドーピングされた第1の領域(2)と、該第1の導電形とは逆の導電形である第2の導電形にドーピングされた第2の領域(3)を有しており、該第2の領域(3)は、それぞれ主表面(1)に接しており該主表面(1)のところで個々の柱状体の側面と接しており、前記第1の領域(2)は、前記第2の領域(3)の下に配置されて前記柱状体の側面に接し、前記半導体基板の第1の導電形にドーピングされた領域につながっており、
埋め込まれた各ビット線(5)が前記第1のトレンチ(4)の底部に配置されていて、該ビット線(5)は互いに実質的に平行に延在しており、
前記読み出しトランジスタは、バーティカル形MOSトランジスタとして構成されていて、前記柱状体に集積されており、該バーティカル形MOSトランジスタの一方のソース/ドレイン領域は前記第2の領域(3)であり、他方のソース/ドレイン領域(5)は埋め込まれた前記ビット線(5)の各々1つであり、該バーティカル形MOSトランジスタのゲート電極(13)は、ゲート酸化物(12)上方の2つの柱状体壁の部分に各々配置されており、該ゲート酸化物(12)の設けられていない柱状体壁部分は絶縁層(6)により覆われており、
埋め込まれたワード線(14)が前記第2のトレンチ(7)内に配置されていて、該ワード線(14)は互いに実質的に平行に延在し、前記ビット線(5)と絶縁されて交差しており、該ワード線(14)は前記柱状体に対して絶縁されており、前記ゲート電極(13)が各々該ワード線(14)の1つと接続されており、
前記メモリコンデンサは各々、メモリノードとして前記第2の領域(3)の1つと、該第2の領域(3)の上に配置されたコンデンサ誘電体(16)と、該コンデンサ誘電体(16)の上に配置されたコンデンサ極板(17)とにより構成されている、
DRAMセル装置。 - 前記コンデンサ誘導体(16)は100〜1000の比誘電率εr を有する材料により形成されている、請求項1記載のDRAMセル装置。
- 前記コンデンサ誘電体(16)は面全体にわたる層として構成されている、請求項1または2記載のDRAMセル装置。
- 前記絶縁層(6,15)が隣り合う各柱状体の間の領域を部分的にのみ充填しており、前記主表面(1)の領域において各柱状体の側面は部分的に前記コンデンサ誘電体(16)により覆われている、請求項1〜3のいずれか1項記載のDRAMセル装置。
- 前記ビット線(5)およびワード線(14)の幅と、隣り合う各ビット線(5)の間および隣り合う各ワード線(14)の間の間隔はそれぞれほぼ等しく、
前記バーティカル形MOSトランジスタのゲート酸化物(12)により1つの柱状体の互いに接する2つの側面がそれぞれ部分的に覆われており、個々のワード線(14)が前記柱状体から絶縁されている、
請求項1〜4のいずれか1項記載のDRAMセル装置。 - 前記半導体基板(2)は少なくともDRAMセル装置の領域で単結晶シリコンを有しており、
前記絶縁層はSiO2 を有しており、
前記ビット線(5)は半導体基板(2)中にドーピングされた領域として形成されており、
前記のゲート電極(13)とワード線(14)はドーピングされた多結晶シリコンを有する、
請求項1〜5のいずれか1項記載のDRAMセル装置。 - 請求項1記載のDRAMセル装置の製造方法において、
少なくともDRAMセル装置のための領域で第1の導電形にドーピングされている半導体基板(2)内で該少なくともDRAMセル装置のための領域に、第1の導電形とは逆の導電形である第2の導電形にドーピングされた領域(3)を生成し、該領域を前記半導体基板(2)の主表面(1)と接しさせ、
前記半導体基体(2)内に、互いに実質的に平行する第1のトレンチ(4)を生成し、
該第1のトレンチ(4)の底部にビット線(5)を生成し、
該第1のトレンチ(4)を第1の絶縁構造体(6)により充填し、
該第1のトレンチ(4)と交差し少なくとも前記ビット線(5)の表面まで延在する第2のトレンチ(7)を生成して柱状体を形成し、
該第2のトレンチ(7)を第2の絶縁構造体(8)で充填し、該第2の絶縁構造体(8)の高さを該第2のトレンチの深さよりも小さくし、
異方性のエッチングを実施し、該エッチングにより前記の第1の絶縁構造体(6)と第2の絶縁構造体(8)を半導体材料の各柱状体に関して選択的に腐食させ、該エッチング中に孔(11)をエッチングし、該孔(11)は主表面(1)からビット線(5)のレベルまで達し、前記第2のトレンチ(7)の1つに接する各柱状体のそれぞれ少なくとも1つの側面を部分的に露出させ、
各柱状体の露出された側面にゲート酸化物(12)を生成し、
前記孔(11)内にゲート電極(13)を生成し、該ゲート電極(13)により前記孔(11)の幅方向をそれぞれ充填し、
前記第2のトレンチ(7)内にワード線(14)を生成し、該ワード線(14)は個々の第2のトレンチ(7)に沿って配置された前記ゲート電極(13)と電気的に接続されており、
前記第2のトレンチ(7)内に第3の絶縁構造体(15)を生成し、
主表面(1)の領域で各柱状体の少なくとも表面を覆うコンデンサ誘電体(16)を生成し、
少なくとも各柱状体を覆うコンデンサ極板(17)を生成することを特徴とする、
DRAM装置の製造方法。 - 前記第1の絶縁構造体(6)と前記第3の絶縁構造体(15)を、それらが各柱状体と同じレベルで終端するように形成し、
エッチングプロセスにおいて各柱状体に対し選択的に、第1の絶縁構造体(6)と第3の絶縁構造体(15)をエッチバックし、各柱状体の側面に段差を生じさせ、該段差を前記コンデンサ誘電体(16)で覆う、
請求項7記載の方法。 - 前記第1のトレンチ(4)と第2のトレンチ(7)を実質的に等しい幅で形成し、隣り合う各トレンチ(4,7)の間隔はトレンチの幅と実質的に等しく、
実質的に正方形のマスク開口部(10)を有するマスク(9)を用いることで前記孔(11)をエッチングし、前記の正方形のマスク開口部(10)の側長は前記トレンチ(4,7)の幅と実質的に等しく、
前記の正方形のマスク開口部(10)における中心点を、前記第1のトレンチ(4)ならびに前記第2のトレンチ(7)の中心に対し各トレンチ(4,7)の幅よりも小さくずらして配置する、
請求項7または8記載の方法。 - 半導体基板(2)として、少なくともDRAMセル装置の領域で単結晶シリコンを有する基板を用い、
前記絶縁構造体(6,8,15)をSiO2 により形成し、
前記ビット線および第2の導電形にドーピングされた領域(3)を注入により形成し、
前記ワード線(14)および前記ゲート電極(13)をドーピングされた多結晶シリコンにより形成する、
請求項7〜9のいずれか1項記載の方法。
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