KR100417480B1

KR100417480B1 - 디램(dram)셀및그제조방법

Info

Publication number: KR100417480B1
Application number: KR1019960017323A
Authority: KR
Inventors: 로타르 리쉬; 프란쯔 호프만; 볼프강 뢰스너; 볼프강 크라우트슈나이더
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1995-05-24
Filing date: 1996-05-22
Publication date: 2004-07-07
Also published as: EP0744772A1; US5736761A; DE59609550D1; DE19519159C2; JPH08330545A; KR960043226A; DE19519159A1; TW307045B; JP3935991B2; EP0744772B1; ATE222403T1

Abstract

각 저장 셀을 위하여, DRAM 셀 배열은 수직 MOS 트랜지스터, 매립비트 라인에 인접하는 제1 소스/드레인 영역(5), 반도체 기판의 주 표면(1)의 제2 소스/드레인 영역(3)에 연결되는 게이트 전극(13) 및 매립 워드 라인과, 특히, 강유전체 또는 상유전체 층으로 된 캐패시터 유전체(16)를 포함하고, 그리고 캐패시터 플레이트(17)가 배열되어 제2 소스/드레인 영역(3)이 부가적으로 메모리 노드의 역할을 한다. 상기 DRAM 셀 배열은 4F²의 저장 셀면적으로 제조될 수 있다.

Description

디램(DRAM) 셀 및 그 제조 방법

DRAM 셀(다이나믹 랜덤 액세스의 저장 셀)에서 이른바 단일 트랜지스터 저장 셀은 매우 광범위하게 사용된다. 단일 트랜지스터 저장 셀은 판독 트랜지스터와 저장 캐패시터를 포함한다. 상기 저장 캐패시터에 0또는 1의 논리값을 표현하는 전하의 형태로 정보가 저장 된다. 워드 라인에 의한 상기 판독 트랜지스터의 구동으로 상기 정보는 비트 라인을 통하여 판독될 수 있다.

메모리 소자의 저장 밀도가 증가됨에 따라, 단일 트랜지스터 저장 셀의 요구 면적은 감소되어 왔다. 구조 크기의 감소는 각각의 기술에서 이용 가능한 최소 구조 크기(F)에 의해 제한되기 때문에, 상기 단일 트랜지스터 저장 셀의 교체와 관계가 있다. 예를 들면, 1M 세대까지는 상기 판독 트랜지스터와 상기 저장 캐패시터는 플레이너(planar) 구조로 제조되었다. 4M 메모리 세대부터는 상기 판독 트랜지스터와 저장 캐패시터의 3차원 배열을 이용하여 면적을 더욱 감소시키는 것이 필요하였다. 한 예로 트렌치에 저장 캐패시터를 제조하는 것이다(예를 들면, K.Yamada등에 의한, 4M DRAM의 깊게 트렌치된 캐패시터 기술, Proc. Intern. Electric Device and Materials IEDM 85, 페이지 702 참조).

다른 예로 적층된 캐패시터 형태로 상기 저장 캐패시터를 만드는 것이 제시되어 있다(예를 들면, Y.Kawamoto 등에 의한 64M의 1.28㎛² 비트라인 차폐 메모리 셀 기술, Techn. VLSI 심포지엄 1990의 요약, 폐이지 13 참조). 이러한 경우의 폴리실리콘 구조(예를 들면, 크라운(crown) 구조 또는 실린더)는 상기 워드 라인 상에 형성되어 기판과 접촉한다. 상기 폴리실리콘 구조는 상기 메모리 노드를 형성한다. 상기 메모리 노드에는 캐패시터유전체와 캐패시터 플레이트가 제공된다. 이 디자인은 논리 처리(logic process)와 높은 호환성을 가진다는 이점을 제공한다.

1G DRAM 세대의 저장 셀 면적은 단지 0.2㎛²이다. 이러한 경우에 상기 저장 캐패시터는 20 내지 30fF의 정전 용량을 가져야 한다. 1G 세대에서 이용 가능한 셀 면적으로 인해, 정전 용량은 비교적 복잡한 구조의 폴리실리콘 구조를 갖는 적층된 캐패시터로 얻어질 수 있다. 또한, 이 복잡한 구조들은 그들의 형태(topology) 때문에 제조가 다소 어렵다.

또한, 높은 유전 상수를 가진 유전체에 의해 단위 표면적당 달성할수 있는 정전 용량을 증가시키는 것이 제시되고 있다. 특히, 높은 유전 상수를 가진 적절한 유전체로서 강유전체(ferroelectric)와 상유전체(paraelectric)가 있다(예를 들면, WO 제93/12542호 참조).

본 발명의 목적은 저장 셀로서 단일 트랜지스터 저장 셀을 포함하고 1G 세대에 요구되는 팩킹 밀도로 제조될 수 있는 DRAM 셀을 제공하는 것이다. 다른 목적은 상기 DRAM 셀 제조 방법을 제공하는 것이다.

이 목적은 각각 판독 트랜지스터와 저장 캐패시터를 포함하며, 상기 판독 트랜지스터가 반도체 기판(2)에 집적된 수직 MOS 트랜지스터로 디자인되고, 상기 수직 MOS 트랜지스터의 하나의 소스/드레인 영역(3)이 각각의 경우에 상기 반도체 기판(2)의 주 표면(1)에 접하고, 다른 하나의 소스/드레인 영역(5)이 각각의 경우에 반도체 기판(2)에 매립된 비트 라인(5)에 접하고, 상기 수직 MOS 트랜지스터의 게이트 전극(13)이 상기 반도체 기판(2)에 매립되는 워드 라인(14)에 연결되고, 상기 비트 라인(5)과 교차하고, 각각의 저장 캐패시터가 메모리 노드로서 상기 주 표면(1)에 접하는 상기 소스/드레인 영역(3), 상기 소스/드레인 영역(3)의 표면위에 배치된 캐패시터 유전체(16)와 캐패시터 플레이트(17)로 형성되는 저장 셀을 DRAM 셀에 의해 달성될 수 있고, 또한 판독 트랜지스터와 저장 캐패시터를 구비하는 저장 셀을 제조하는 단계와, 반도체 기판(2)에 매립 비트 라인(5)과 매립 워드 하인(14)을 제조하는 단계와, 상기 반도체 기판(2)에 수직 MOS 트랜지스터로 상기 판독 트랜지스터를 제조하는 단계를 포함하는데, 상기 수직 MOS 트랜지스터의 하나의 소스/드레인 영역(3)은 상기 반도체 기판(2)의 주 표면(1)에 각각 접하고, 다른 하나의 소스/드레인 영역(5)은 각각 상기 매립 비트 라인(5)중 하나에 접하고,상기 수직 MOS 트랜지스터의 상기 게이트 전극(13)은 하나의 매립 워드 라인(14)에 연결되고, 상기 저장 캐패시터를 제조하는 단계를 포함하는데, 상기 주 표면(1)에 접하는 상기 소스/드레인 영역(3)이 동시에 메모리 노드로서 동작하도록 상기 주 표면(1)에 접하는 상기 소스/드레인영역(3) 상에 캐패시터 유전체(16)와 캐패시터 플레이트(17)가 형성되는 것을 특징으로 하는 DRAM 셀 제조 방법에 의해 달성될 수 있다.

본 발명에 따른 DRAM 셀에서, 단일 트랜지스터 저장 셀이 제공되고, 상기 단일 트랜지스터 저장 셀의 판독 트랜지스터는 수직(vertical) MOS 트랜지스터로 디자인된다. 이러한 경우에, 상기 수직 MOS 트랜지스터의 소스/드레인 영역 중 하나는 DRAM 셀이 제조될 반도체 기판의 주 표면(main surface)에 접한다. 다른 하나의 소스/드레인 영역은 매립(buried) 비트 라인에 접한다. 상기 주 표면에서, 캐패시터 유전체가 상기 주 표면에 접하는 소스/드레인 영역의 표면에 배치되고, 셀 플레이트는 상기 캐패시터 유전체상에 배치된다. 부가적으로 상기 주 표면에 접하는 소스/드레인 영역은 상기 캐패시터 플레이트, 캐패시터 유전체 및 소스/드레인에 의해 형성된 상기저장 캐패시터의 메모리 노드로 사용된다.

상기 MOS 트랜지스터의 채널 영역은 상기 반도체 기판에 배치되고 게이트 유전체와 게이트 전극을 가진다. 상기 게이트 전극은 워드 라인에 연결된다. 상기 게이트 전극과 워드 라인은 상기 반도체 기판에 매립되어 절연체 구조에 의해 상기 소스/드레인 영역, 비트 라인 및 채널 영역으로부터 절연된다.

상기 DRAM 셀은 바람직하게 적어도 DRAM 셀 영역 내에 단결정 실리콘을 구비하는 반도체 기판에 제조된다. 상기 기판은 연속적인 단결정 실리콘 웨이퍼와, 실리콘 웨이퍼 상의 절연층 및 상기 절연체 상의 얇은 단결정 실리콘층을 포함하는 SOI(silicon on insulation) 기판이 될 수 있다.

바람직하게 상기 캐패시터 유전체는 100 내지 1000 범위의 높은 상대 유전 상수 εx를 가진 재료로 형성된다.

본 발명에 따른 DRAM 셀은 플레이너 표면 또는 평면 형태(topology)를 가진표면으로 제조될 수 있으며, 강유전체 또는 상유전체 층이 상기 캐패시터 유전체로 사용될 수 있다. 강유전체와 상유전체층은 500 내지 1000 범위의 높은 상대 유전 상수 εx를 가진다. 이 층들은 스퍼터링에 의해 증착되는 경우, 단지 플레이너 표면 또는 평면 형태를 가진 표면에서만 사용될 수 있다. 보다 우수한 에지 커버리지(edge coverage)를 가진 CVD 또는 졸겔(sol gel) 처리를 사용하더라도 상기 층들에 요구되는 두께로 인해 복잡한 3D 구조는 제조될 수 없다. 바람직하게 바륨 스트론튬 티탄산염(barium strontium titanate), 스트론튬 티탄산염(strontium titanate) 또는 납 지르콘산염 티탄산염(lead zirconate titanate)이 상기 캐패시터 유전체로 사용된다.WO 제93/l2542호에 기술된 재료들이 또한 상기 캐패시터 유전체로 적당하다. 높은 상대 유전 상수를 지닌 이들 유전체들을 이용하여 대략 0.2 내지 0.4㎛²의 면적을 가지고도 20 내지 30fF의 필수 정전 용량을 얻을 수 있다.

바람직하게 상기 반도체 기판은 로우(row)와 컬럼(colum)으로 배치되는 반도체 재료의 기등(stack)을 가진다. 다음에, 게이트 유전체와 게이트 전극이 상기 반도체 기판의 상기 주 표면에 대해 평행한 각 기둥의 측면을 부분적으로 커버하는 방식으로 상기 수직 MOS 트랜지스터가 이들 기둥의 적어도 한 측면을 따라 제조된다. 특히, 상기 수직 MOS 트랜지스터는 각각 기둥의 접하는 측면을 부분적으로 커버한다면 유리하게 제조될 수 있다.

한 실시예에 따르면, 상기 각각의 비트 라인은 기등들의 이웃하는 로우 사이로 연장된다. 워드 라인은 각각 게이트 전극에 연결되어 기둥의 이웃하는 칼럼 사이에서 연장된다. 다음에, 절연체 구조가 상기 워드 라인과 비트 라인 사이에 제공된다. 또한, 상기 워드 라인은 능동 트랜지스터 영역으로부터 절연된다.

바람직하게 상기 기둥은 두 단계의 에칭을 이용하여 제조된다. 이러한 경우에, 1단계 에칭에서 본질적으로 평행하게 연장하는 제 1 트렌치가 에칭된다. 2단계 에칭에서, 상기 제 1 트렌치와 교차하며 본질적으로 평행하게 연장하는 제 2 트렌치가 에칭된다. 각 트렌치의 폭이 이웃하는 트렌치 사이의 거리와 동일하도록 상기 제 1 및 제 2 트렌치의 크기가 형성되고, 이 폭이 각각의 기술에서 최소 제조 가능 구조 크기(F)로 선택된다면, 하나의 저장 셀 면적은 4F²가 된다. 이는 0.18㎛ 메모리 기술에서 각 저장 셀이 0.13㎛²의 면적을 요구한다는 것을 의미한다.

이제 첨부된 도면을 참조하여 보다 더 상세하게 설명한다.

단결정 실리콘 기판(2)의 주 표면(1)은 적어도 DRAM 셀 내에서 5x10^l7cm^-3의 도핑 농도로 p 도핑되고, n+도핑 영역이 전체 표면 상에 형성된다. 상기 n+도핑 영역은 이온 주입에 의해 형성된다. 상기 n+도핑 영역의 도핑 농도는 1 × 10²⁰㎝^-3이다. 상기 n+도핑 영역의 도핑 길이는 0.5㎛이다.

트렌치 마스크(예를 들면, SiO₂와 포토레지스트)(도시안됨)를 사용하여 상기 주 표면(1)을 에칭하여 제 1 트렌치(4)를 형성한다. 상기 제 1 트렌치(4)는 본질적으로 평행하게 연장된다. 예를 들면, 상기 제 1 트렌치(4)는 0.8㎛의 길이를 가진다. 상기 제 1 트렌치(4)의 폭 F=180㎛이고, 이웃하는 트렌치(4) 사이의 분리 거리F=180㎚이다. 상기 제 1 트렌치(4)는 전체 셀영역 상의 상기 주 표면(1)에 대해 평행하게 연장되고, 100㎛의 길이를 가진다. 상기 제 1 트렌치(4)의 깊이는 상기 제 1 트렌치(4)가 상기 n+도핑 영역(3)까지 도달할 수 있을 만큼 충분히 커야 한다(제 1도 참조).

n+ 도핑된 비트 라인(5)은 이온 주입에 의해 상기 제 1 트렌치(4)의 바닥에 형성된다. 상기 비트 라인(5)은 10²⁰㎝^-3(≥ 10²⁰㎝^-3) 이상의 도판트농도와 0.2㎛의 길이를 가진다.

다음에, 상기 제 1 트렌치(4)는 제 1 절연체 구조(6)(예를 들면, SiO₂)로 채워진다. 예를 들면, 상기 제 1 절연체(6) 구조는 균일한 SiO₂층의 증착과 수반되는 평탄화에 의해 형성된다.

다음에, 본질적으로 상기 제 1 트렌치(4)에 직각으로 교차하는 제 2 트렌치(7)가 제 2트렌치 마스크를 이용하며 에칭된다. 상기 제 2트렌치(7)는 상기 제 1 트렌치(4)와 동일한 깊이로 에칭된다. 이는 상기 비트 라인의 표면을 상기 제 2 트렌치(7) 내에서 노출시키기 위해 필수적이다. 다음에, 상기 제 2트렌치(7)가 제 2 절연체 구조(8)로 채워진다. 상기 제 2 절연체 구조(8)는 대략 상기 n+ 도핑된 영역(3)의 높이까지 연장된다. 예를 들면, 상기 제 2 절연체 구조(8)는 균일한 SiO₂층의 증착과 수반되는 에칭 백(etching- back)에 의해 SiO₂로부터 형성된다(제 1도에 도시된 단면에 수직하고, 2개의 이웃하는 비트 라인(5) 사이의 비트 라인에 평행한 단면을 도시하는 제 2도 참조).

이웃하는 제 1 트렌치(4)와 제 2 트렌치(7)의 모든 두 쌍은 상기 주 표면(1) 영역에 상기 n+ 도핑된 영역(3)과 그 아래에 P 도핑된 기판 재료를 가진 실리콘 기둥을 형성한다.

예를 들면, SiO₂의 마스크는 마스크 개구부(10)을 가진다. 상기 마스크 개구부(10)은 본질적으로 상기 주 표면(1)에 평행한 사각의 단면을 가지며, 격자(grid) 모양으로 배치된다. 수직 MOS 트랜지스터의 배치는 상기 마스크 개구부(10)에 의해 형성된다. 상기 마스크 개구부(10)는 상기 하나의 기둥 코너와 각각 중첩되는 방식으로 배치된다. 상기 마스크 개구부(10)의 상기 사각 단면은 제 1 및 제 2 트렌치(4, 7)의 폭과 동일한 측면 길이를 가진다. 상기 마스크 개구부(10)의 중심은 각각의 경우에 제 1 및 제 2트렌치(4, 7)에 접하는 중심과 관련되는 측면 길이의 l/2 만큼 오프셋(offset) 배치된다. 상기 제 1 및 제 2트렌치(4, 7)의 폭과 분리 거리는 각각 최소 제조 가능 구조 크기(F)와 같고, 또한 상기 마스크 개구부(10)의 측면 길이도 최소 제조 가능 구조 크기(F)와 같다. 상기 마스크 개구부(l0)의 중심은 각각의 경우에 상기 트렌치(4, 7)의 중심과 관련하여 l/2 F 만큼 오프셋 된다.이러한 경우에, 최소 제조 가능 구조 크기(F)를 활용할 때 보다 더 좋은 정렬 정확도를 달성할 수 있다. 1G 세대에서, 최소 제조 가능 구조 크기(F)는 180nm이고, 대략 l/3 F의 정렬 정확도를 가진다.

상기 주 표면(1)으로부터 상기 비트 라인(5)의 높이까지 연장되는 홀(11)은 실리콘에 대해 선택적으로 SiO₂를 손상시키는 이방성 에칭 처리(예를 들면, 반응성이온 에칭)에 의해 에칭된다(제 3도와 제 4도 참조). 상기 홀(11)은 훅(hook)모양의 단면을 가지고,상기 훅은 3개의 작은 사각형을 구성한다. 상기 실리콘 기둥에 의해 제조되는 네 번째의 빈 사각형은 상기 이방성 에칭 동안에 손상되지 않는다. 상기 기둥의 측면은 상기 홀(11)에 노출된다.

상기 마스크(9)가 제거된 후에, 게이트 산화막(12)의 형성을 위해 800℃ 정도의 온도에서 열적 산화를 수행한다. 다음에, SiO₂가 노출된 실리콘 상에 제조된다. 다음에, 도핑된 폴리실리콘으로 된 게이트 전극(13)과 워드라인(14)이 제조된다. 이러한 목적을 위해 폴리실리콘층이 인 시투(in-situ)도핑 증착에 의해 제조되고, 이 층은 홀(11)과 제 2 절연체 구조(8) 상에 가로로 제 2트렌치(7)를 채우는 정도의 두께이다. 다음에, 이온성 반응 에칭을 이용하여 상기 도핑 폴리실리콘층이 상기 주 표면(1) 아래의 워드 라인(14) 높이가 되도록 에칭 백 된다. 상기 워드 라인(14)의 크기는 상기 에칭시간에 의해 정해진다. 상기 워드 라인(14)의 구조화는 자기 정렬로 달성된다.

제3 절연체 구조(15)가 또다른 SiO₂층의 증착 및 에칭 백에 의해 상기 워드 라인 상에 형성된다. 제 3절연체 구조(15)의 높이는 주 표면(1)보다 낮기 때문에 기등의 n+ 도핑 영역의 측면에서 각 경우에 단차가 생성된다(제 5도와 제 6도 참조). 예를 들면, 상기 단차의 높이는 0.2 내지 0.5㎛이다.

다음에, 캐패시터 유전체(16)가 형성된다. 예를 들면, 상기 캐패시터 유전체는 50nm의 두께를 가진다. 이러한 목적을 위해, 500 내지 1000 범위의 높은 상대유전 상수 εx를 가진 연속적인 강유전체 또는 상유전체층이 스퍼터링, CVD 증착 또는 졸 겔 처리에 의해 형성된다. 바람직하게 상기 캐패시터 유전체는 바륨 스트론튬 티탄산염, 스트론튬 티탄산염 또는 납 지르콘산염 티탄산염 중의 어느 한 재료가 된다. 상기 캐패시터 유전체(16)는 상기 제3 절연체 구조(15)가 에칭 백 되면 노출되는 상기 실리콘 표면 상의 n+도핑 영역(3)에 배치된다. 상기 캐패시터 유전체(16)와 실리콘 사이의 반응, 또는 실리콘 내로 상기 캐패시터 유전체(16) 재료의 확산 또는 상기 캐패시터 유전체(16) 재료에 의한 실리콘의 열화와 같은 위험이 있을 경우에는, 상기 n+ 도핑 영역(3)의 노출된 표면을 중간층(예를 들면, TiN, RuO₂, Pt, W)으로 커버한다.

상기 캐패시터 유전체(16) 재료가 저장 캐패시터에 바람직하지 못한 한도로 누설 전류 발생의 여지가 있을 경우에는, 상기 캐패시터 유전체(16)는 구조화 된다. 이러한 경우에 상기 캐패시터 유전체(16)는 상기 제3절연체 구조(15)또는 상기 제 1 절연체 구조(6)에 의해 저지된다.

연속적인 캐패시터 플레이트(17)(예를 들면, 폴리실리콘, TiN, Pt,W, RuO₂)가 상기 캐패시터 유전체(16) 상에 형성된다. 상기 캐패시터 플레이트(17)는 적어도 상기 제 1 및 제 2 트렌치 영역을 커버한다.

제 7도는 제 1 트렌치(4)와 제 2 트렌치(7)를 가진 반도체 기판(2)의 개략도이다. 상기 마스크 개구부(10)의 위치가 도트(dot)와 대시(dash) 형태로 보다 상세하게 설명되고 있다. 보다 명확하게는, 제 1도, 2, 3, 4, 5 및 6에서 도시된 단면들은 도트와 대시 라인에 의해 참조 부호 I, II, III, IV,V 및 VI으로 나타낸다.

상기 제 1 트렌치(4)가 평행하게 연장되고, 동일 폭과 동일 분리 거리(예를 들면, 최소 구조 크기 F = 180nm)를 가지고, 상기 제 2트렌치(7)도 마찬가지로 동일 폭과 동일 분리 거리(예를 들면, 최소 구조 크기 F = 180nm)를 가지기 때문에, 저장 셀 당 요구 면적은 (2×트렌치 폭)² 이므로 본 발명에서는 4 F² = 0.13㎛²이다.

상기 캐패시터 유전체의 가능한 구조화는 제외하고, 본 발명의 DRAM 셀 제조를 위해 정렬된 3개의 마스크가 필요하다. 이러한 경우에 제 1 및 제 2 트렌치(4, 7)의 에칭에 이용되는 2개의 마스크는 정렬이 중요하지 않다.단지 홀(11)을 에칭하기 위한 마스크(9)가 정확하게 정렬되어야 한다.

높은 상대 유전 상수 εx를 가진 상기 캐패시터 유전체(16)의 재료를 사용하면, 상기 제3 절연체 구조(15)는 상기 주 표면(1)의 레벨과 동일 레벨로 형성될 수 있다. 본 발명에 따른 DRAM 셀에서, 사이 사이에 배치된 상기 n+도핑 영역(3), 상기 비트 라인(5) 및 상기 기판은 각각의 경우에 상기 게이트 산화막(12) 및 게이트 전극(13)과 함께 수직 MOS 트랜지스터를 형성한다. 상기 n+ 도핑 영역(3), 상기 캐패시터 유전체(16) 및 상기 캐패시터 플레이트(17)는 상기 저장 캐패시터를 형성한다. 동시에 상기 n+도핑 영역(3)은 수직 MOS 트랜지스터의 소스/드레인 및 상기 저장 캐패시터의 메모리 노드로서 이용된다. 이는 공간을 절약한다. 또한, 상기 수직 MOS 트랜지스터의 상기 소스/드레인 영역과 상기 저장 캐패시터의 메모리 노드는 전기적으로 서로 연결되고, 이는 적층된 캐패시터의 경우에 폴리실리콘 구조를 기판에 접촉시키기 위한 선행 기술에서 발생되는 치명적인 접촉 홀 에칭 문제점들을 미연에 방지할 수 있다는 장점을 제공한다.

제 1도는 제 1 트렌치와 비트 라인을 형성한 후의 반도체 기판의 단면도.

제 2도는 제 2 트렌치 형성 후, 비트 라인의 길이에 평행한, 반도체 기판의 단면도.

제 3도는 수직 MOS 트랜지스터를 위한 개구부 에칭 후 비트 라인과 평행하고, 이웃하는 비트 라인 사이의 반도체 기판의 단면도.

제 4도는 수직 MOS 트랜지스터 형성을 위한 홀을 개방한 후, 비트라인에 수직한, 반도체 기판의 단면도.

제 5도는 게이트 산화막, 게이트 전극, 캐패시터 유전체 및 캐패시터플레이트 형성 후, 비트 라인에 수직한, 반도체 기판의 단면도.

제 6도는 게이트 산화막, 게이트 전극, 워드 라인, 캐패시터 유전체 및 캐패시터 플레이트의 형성 후, 비트 라인에 수직하고 워드 라인에 평행한, 반도체 기판의 단면도.

제 7도는 제 1 트렌치와 제 2트렌치 및 수직 MOS 트랜지스터를 위한 홀을 형성하는 마스크 개구부를 구비한 반도체 기판의 개략도.

*도면의 주요 부분에 대한 부호의 설명*

1 :주 표면 2 : 반도체 기판

5 : 비트 라인 9 : 마스크

12 : 게이트 산화막 13 : 게이트 전극

14 :워드 라인 16 : 캐패시터 유전층

Claims

각각 판독 트랜지스터와 저장 커패시터를 구비하는 DRAM셀로서, 상기 DRAM 셀은:

적어도 상기 DRAM 셀의 영역에서, 제 1 도전성 타입으로 도핑되는 반도체기판;

제 1 도전형으로 도핑되는 영역(2)과 제 1 도전성 타입과 반대되는 제 2 도전성 타입으로 도핑되는 영역(3)을 가지는 각각의 기둥;

매립된 비트 라인(5)들;

상기 기둥내에 집적되는 수직 MOS 트랜지스터로 디자인되는 판독트랜지스터들;

매립된 워드 라인(14)들; 및

저장 커패시터들을 포함하여 이루어지고,

상기 반도체 기판은, 로우 및 칼럼으로 배치되고 상기 반도체 기판의 주 표면(1)에 접하고 제 1 및 제 2 트렌치에 의해 형성되는 기둥을 포함하며,

상기 제 2 도전성 타입으로 도핑되는 영역(3)은 각각 상기 주 표면(1)에 접하고, 상기 주 표면(1) 영역에서 각 기둥의 측면에 접하며, 상기 제 1 도전성 타입으로 도핑되는 영역(2)은 상기 제 2 도전성 타입으로 도핑되는 영역(3) 아래에 배치되고 상기 기둥의 측면에 접하며 제 1 도전성 타입으로 도핑되는 상기 반도체 기판(2)의 영역에 연결되며,

상기 매립된 비트 라인(5)들은 상기 제 1 트렌치(4)들의 바닥에 배치되고, 비트 라인들 각각은 서로 평행하게 배치되며,

상기 판독 트랜지스터의 하나의 소스/드레인 영역(3)은 제 2 도전성 타입의 영역에 접하고, 다른 하나의 소스/드레인 영역(5)은 각각의 매립된 비트 라인에 접하며, 게이트 전극(13)은 게이트 산화막(12) 상의기둥 벽에 배치되며,

상기 매립된 워드 라인(14)들은 상기 제 2 트렌치(7)들에 배치되고, 워드 라인 각각은 서로 평행하게 배치되며, 절연된 방식으로 상기 비트 라인과 교차되고, 상기 각 기둥에 대해 절연되어 있으며, 각각의 상기 게이트 전극(13)들은 상기 워드 라인(14)들 중 하나와 연결되며, 각각의 상기 저장 캐패시터는 메모리 노드로서, 상기 주 표면(1)에 접하고 제 2 도전성 타입으로 도핑되는 영역(3)으로 이루어지고, 캐패시터 유전체(16)는 상기 제 2 도전성 타입으로도핑되는 영역(3) 위에 배치되고,상기 캐패시터 유전체 위에 캐패시터 플레이트(17)가 배치되는 DRAM 셀.
제 1항에 있어서,

상기 캐패시터 유전체(16)는 100 내지 1000 범위의 상대 유전 상수εx를 가진 재료로 형성되는 것을 특징으로 하는 DRAM 셀.
제 1항 또는 제 2 항에 있어서,

상기 캐패시터 유전체(16)는 전표면 층으로서 형성되는 것을 특징으로 하는 DRAM 셀.
제 1항 또는 제 2항에 있어서,

상기 절연체 구조(6, 15)는 이웃하는 실리콘 기둥 사이의 영역을 단지 부분적으로 채우고, 그 결과 상기 실리콘 기둥의 측면이 상기 주 표면(1)영역 내의 캐패시터 유전체(16)로 부분적으로 커버되는 것을 특징으로 하는 DRAM 셀.
제 1항 또는 제 2항에 있어서,

상기 비트 라인(5)과 상기 워드 라인(14)의 폭파, 이웃하는 비트 라인(5) 사이의 거리와 이웃하는 워드 라인(14) 사이의 거리는 각각 본질적으로 동일하고,

각각의 경우에 상기 수직 MOS 트랜지스터의 상기 게이트 산화막(12)은 상기 기둥의 2개의 상호 접하는 측면을 커버하는 것을 특징으로 하는 DRAM 셀.
제 1항 또는 제 2 항에 있어서,

상기 반도체 기판(2)은 상기 DRAM 셀 영역에 단결정 실리콘을 포함하고,

상기 절연체 구조는 SiO₂를 포함하고,

상기 비트 라인(5)은 상기 반도체 기판(2)에서 도청 영역으로 디자인되고,

상기 게이트 전극(13)과 상기 워드 라인(14)은 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 DRAM 셀.
DRAM 셀 제조 방법으로서,

적어도 DRAM 셀 영역에서, 제 1 도전성 타입으로 도핑된 반도체 기판(2)내에 상기 반도체 기판(2)의 주 표면(1)에 접하고, 제 1 도전성 타입과 반대 타입의 제 2 도전성 타입으로 도핑되는 영역(3)을 형성하는 단계;

상기 반도체 기판(2)내에 본질적으로 각각 서로 평행한 제 1 트렌치(4)들을 형성하는 단계;

상기 제 1 트렌치(4)들의 바닥에 비트 라인(5)을 형성하는 단계;

상기 제 1 트렌치(4)들을 제 1 절연체 구조(6)로 채우는 단계;

상기 제 1 트렌치(4)들과 교차하고, 적어도 상기 비트 라인(5)의 표면까지 연장되는 제 2 트렌치(7)들을 형성함으로써 기둥을 형성하는 단계;

상기 제 2 트렌치(7)들을 제 2 절연체 구조(8)로 상기 제 2 트렌치(7)들의 깊이보다 더 낮은 높이로 채우는 단계;

반도체 재료의 기둥과 관련하여 상기 제 1 절연체 구조(6)와 제 2 절연체 구조(8)를 선택적으로 공격하는 이방성 에칭을 수행하고, 상기 주 표면(1)에서 상기 비트 라인(5)의 높이까지 연장되도록 홀(11)을 에칭하여, 상기 제 2 트렌치(7)들 중 하나에 접하는 각각의 상기 기둥의 측면을 부분적으로 노출시키는 단계;

상기 노출된 기둥들의 측면 상에 게이트 산화막(12)을 형성하는 단계;

상기 홀(11)내에 상기 홀(11)의 폭으로 각각의 게이트 전극(13)들을 채우는 단계;

상기 제 2 트렌치(7)들 내에, 각 제 2 트렌치(7)을 따라 배치되는 각각 전기적으로 상기 게이트 전극(13)에 연결되는 워드 라인(14)을 형성하는 단계;

상기 제 2 트렌치(7)들 내에 제 3 절연체 구조(15)를 형성하는 단계;

상기 주 표면(1)의 영역 내에서 적어도 기둥의 표면을 커버하는 캐패시터 유전체(16)을 형성하는 단계; 및

적어도 상기 기둥을 커버하는 캐패시터 플레이트를 형성하는 단계를 포함하는 DRAM 셀 제조 방법.
제 7 항에 있어서,

상기 제 1 절연체 구조(6)와 상기 제 3절연체 구조(15)는 상기 기둥의 높이까지 형성되고,

에칭 처리로 상기 제 1 절연체 구조(6)와 상기 제3절연체 구조(15)는 상기 기둥에 대해 선택적으로 에칭 백되고, 상기 캐패시터 유전체(16)에 의해 커버되는 단차는 상기 기둥의 측면에 형성되는 DRAM 셀 제조 방법.
제 7항 또는 8항에 있어서,

상기 제 1 트렌치(4)와 상기 제 2 트렌치(7)는 본질적으로 동일한 폭을 가지고 상기 이웃하는 트렌치(4, 7)의 분리 거리는 트렌치의 폭과 동일하고,

상기 홀(11)은 본질적으로 사각형 마스크 개구부(10)를 가진 마스크(9)를 이용하여 에칭되고, 상기 사각형 마스크 개구부(10)의 측면 길이는 본질적으로 상기 트렌치(4, 7)의 폭과 동일하고,

상기 사각형 마스크 개구부(10)의 중심점은 상기 트렌치(4, 7)의 하나의 폭 보다 더 작게 상기 제 1 트렌치(4)와 상기 제 2 트렌치(7)의 중심에 대해 오프셋 배치되는 DRAM 셀 제조 방법.
제 7항 또는 제 8항에 있어서,

상기 DRAM 셀 영역에서 적어도 단결정 실리콘으로 구성되는 기판은 반도체 기판(2)으로 이용되고,

상기 절연체 구조(6, 8, 15)는 SiO₂로 형성되고,

상기 비트 라인과 제 2 도전성 타입으로 도핑된 영역은 이온 주입에 의해 형성되고,

상기 워드 라인(14)과 상기 게이트 전극(13)은 도핑된 폴리실리콘으로 형성되는 DRAM 셀 제조 방법.