TW307045B - - Google Patents
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Description
經濟部中央標率局貝工消费合作社印震 A7 B7 五、發明説明(,) 在DRAM單元之配置方面,即具動態鼸機存取之鍺存單 元配置,所諝的單電晶醸儲存單元幾乎是唯一使用的, 一單電晶體儲存單元包含一讀取霣晶體和一儲存電容器 ,儲存在儲存電容器之資訊為表示〇或1邏輯值之電荷 形式,經由字元線驅動讀取電晶體,該資訊可以經由位 元線讀出。 因為毎一代記億體之儲存密度都要增加,所以毎一代 單電晶體餘存單元所需要之面稹必須減少。因為結構尺 寸之编減限制是由各別技術可生産之最小結構尺寸F決 定,所以也和單霉晶體儲存單元之變更有鼷。因此,直 到1MBU這一代,黷取霉晶體和儲存轚容器均製成平面 型組件。從4 Μ Β ί t記億體這一代開始,就需要使用三維 BR詈之讅取電晶醱和儲存霄容器,使進一步減少面稹, 在溝渠(trench)中製造儲存電容器是可能的(例如,參 考 Yamada K.等人發表在 Pro. Intern. Electronic Devices and Materials IEDM 等 85期,P.702 之論文:A.deep trenched capacitor techno logy for 4 MBit DRAMS ) 〇 並已提出一種以堆墨形電容器形式製造儲存電容器( 例如,參考Kawanoto, Y.等人發表在1990年Techn. Digest of VLSI Symposiu?, P. 13 之論文:A 1.28// η2 Shielded Memory Cell Technology for 64 MBit DRAMs),在此 種多晶矽結構,例如,一種與基板接嫌之冠狀結構或画 柱結構在字元線上形成,此多晶矽結構形成記億體節點 ,設置電容器霜介質,和電容器平板,此種設計之優點 -3 - 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) n- In In nn n (請先閲讀背面之注意事項再填寫本頁) 訂· 經濟部中央梂準局貝工消费合作社印製 A7 B7 五、發明説明(> ) 為與邏輯程序有相當高的相容性。 在1 GBit這一代DRAM儲存單元之面積必須只有0.2/u b ,在此情形下之儲存電容器必須有20到30fF之電容值, 以1 GBit這一代可用的造種單元面稹,只要以有相當複 雜的多晶矽結構即可在堆曼型電容器内達到此種電容值 。比外,因為它們的構形,所以瘥些複雜的結構經常難 以製造。 並已提出另一種方法,就是使用具有高介電常數之電 介質以達到增加每單位表面積之霣容,尤其是顒霣材料 和鐵霄材料都是適合當作具有高介電常數之轚介質(例 如,參考 W0 93/ 1 2542 >。 本發明之目的在明確規定一種DRAM單元配査,包含以 單電晶體儲存單元當作儲存單元,且可以1 GBit這一代 所需的包装密度生産,另一目的則提供此種DRAM單元配 置之製程。 該目的可以利用申請專利範醑第1項之DRAM單元配置 反申_專利範圓第7項之製程逹成,本發明其他發展請 見其他的申_專利範園。 梅據本發明之DRAM單元配置,設置了單電晶體儲存單 元,其中讀取電晶@設計成垂直式M0S電晶體,亦即, 垂盲式M0S電晶體其中一源極/汲極區鄰接半導.體基板 的主表面,其中製造DRAM單元配置。S —源極/汲極匾 刖鄰接一埋入的位元線,在主表面上,電容器電介質排 列在鄰接該主表面之源極/汲極匾表面,而單元平板排 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) .认於-- (請先閲讀背面之注意事項再填寫本頁) 訂. 307045 A7 B7 經濟部中央橾準局贝工消费合作社印製 五、發明説明( ) 1 1 列 在 此 轚 容 器 電 介 質 之 上,鄰接主 表 面 之 源 極 / 汲極 匾 1 1 邐 當 作 由 霉 容 器 平 板 » 電容器®介 質 和 源 極 / 汲 極匾 1 所 形 成 之 儲 存 電 容 器 的 記億體節點 使 用 〇 請 1 I M0S罨晶體之通道區排列在半導體基板中, 且備有閘 先 閲 1 極 電 介 質 和 一 閘 極 t 閘 極連接到宇 元 線 > 闢 極 和 字元 線 背 1 » 之 1 埋 入 基 板 且 利 用 絶 续 結 携與源極/ 汲 極 區 • 位 元 線和 通 注 % 1 j 道 區 隔 絶 ("1 事 項 1 I DR AM 單 元 配 置 最 好 在 半導體基板 内 製 成 » 該 基 板至 少 再 填 % 1 連 鑛 的單 晶 本 在DR AM單 元 配 置 區 中 含 有單晶矽. 並 可 以 是 頁 1 I 的 晶 圓 及 S0 I基板, 其在矽晶圓上含- 絶綠層, 而在此 1 1 絶 緣 層 上 有 一 單 晶 W 薄 層。 1 | 電 容 器 電 介 質 最 好 以 具有相對介 電 常 數 Gr 在 100和 1000 1 訂 i 之 間 的 材 料 形 成 〇 根 據 本 發 明 之DRAM單元配置可以 平 面 或 具 有 平 坦構 形 1 I (t 〇 P 〇 1 0 g y >之 表 面 産 生 ,所以鏃電 材 料 或 顒 電 材 料層 可 1 1 1 以 當 作 電 容 器 電 介 質 使 用。嫌轚材 料 和 順 電 材 料 層具 有 1 1 高 的 相 對 介 電 常 數 Gr t 在500到1000之範園内。 若這些 I « 利 用 濺 鍍 沈 稹 • 刖 它 們只可使用 在 平 坦 表 面 或 平坦 構 1 1 形 之 表 面 上 » ΕΠ 使 用CVD或具有較佳邊緣覆蓋性之溶膠 1 1 m 程 % 複 雜 的 3D結f也 不能産生該 層 所 要 求 之 厚 度。 鈦 1 t 酸 m m 鈦 酸 鉻 酸 給 或 鈦酸锶都是 當 作 電 容 器 霍 介霣 使 I 1 用 之 較 佳 材 料 f 從 W0 93/ 1 2542所知 道 之 材 料 更 適 合當 作 } 1 電 容 器 雷 介 質 » 因 為 這 些電介質具 有 高 的 相 對 介 電常 數 1 I 所 以 即 使 用 大 約 0 . 2到0.4wb2之面積, 也可以達到20 1 5 - 1 1 1 本紙張尺度適用中國國家橾隼(CNS > A4^格(210X297公嫠) 經濟部中央橾準局貝工消費合作社印袋 A7 B7五、發明説明(4·) 到30fF之所需霉容值〇 半導醱基板最好有排列成行列之半導鱺材料的堆叠, 然後垂直式MOS®晶體至少沿著這些堆叠的一倒,製出 其方式為閘極電介質和閘極僅部分覆蓋各堆叠之一侧且 平行於半導體基板之主表面。若它們各自部分覆蓋著鄰 接的堆叠側面,刖特別有利於垂直式MOS電晶體之産生。 根據一實例,位元線各在相鄰的堆叠列之間延伸,連 到閛搔之各字元線在相鄰的堆叠行之間延伸,一绝緣結 構設在字元線和位元線之間,字元線邇與工作之霣晶龌 區隔絶Λ 推II最好使用兩個蝕刻步驟産生,此例中,首先蝕刻 基本上平行延伸之第一溝蕖,在第二次蝕刻多驟中,蝕 刻跨越第一溝渠且基本上也平行延伸之第二溝渠。若第 一溝渠和第二溝渠之尺寸為各溝渠之寬度等於相鄰溝渠 之間的距離,且若該寬度是根據各技術之最小可生産的 結構尺寸F而選擇,刖一個儲存單元之面積等於4F2 ,此 意即為在0.18«»之技術中,各儲存單元需要0.13/ζβ2之 面穑。 藉由下面圖式説明實例之輔肋更詳細說明本發明。 v/爵1為在第一溝渠和位元線形成之後,通過基板之截 而圖。 . 匾2為在第二溝渠形成之後通過基板,且平行於位元 線之長度的截面圖。 ^3為在蝕刻垂直式M0SI6晶體之鬭口後,平行於位元 -6 - -------Ί.---1----- (請先閲讀背面之注意Ϋ項再填寫本頁) 訂.. i 11.^— IT— · 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消费合作社印製 307045_^_五、發明説明(r ) 線,並在相鄰位元線之間.通過基板之截面_。 為在開通孔洞以形成垂直式M0S電晶醱之後,垂直 於位元線,通過基板之截面圖。 \^顯5為在閘極氣化靥、闞極、鬣容器電介質和電容器 平板形成之後,垂直於位元線,通過基板之截面圖。 \^6為在閘極氣化層、閘極、字元線、電容器霣介質 和電容器平板形成之後,垂直於位元線且平行宇元線, 通遇字元線和基板之截面圖。 7為具有第一溝渠和第二溝渠之基板,以及形成垂 直式M0S電晶體孔洞的遮罩開口之略圈。 例如,至少在DRAM單元配置匾摻雜P濃度為 5 X 10 17 cm·3之單晶矽基板2的主表面1中,整値表面産生n+摻雜 區3,該n+摻雜區3比方說由離子佈植所形成,其摻雜濃 度比方説為1 xlO20^»·3 , ri*接雜區之深度比方説為0.5 u η 〇 藉使用溝渠遮軍,如Si〇2和光阻劑(未示出),在主 表面1蝕刻第一溝渠4,第一溝渠4基本上平行延伸,其 深度比方為0.8«·,第一溝渠4之宽度比方説等於F = 180 n m ,而相鄰溝渠4之間分開的距離,比方説等於於F = 1 8 0 nm,第一溝渠4平行於主表面1延伸,越過整値單元匾域 ,且比方説其長度為〗〇〇««),第一麻渠4之深度必須至 少大到使第一溝渠4穿通n+摻雜匾3(見圈1>。 n+摻雜之位元線5利用離子佈植在第一溝渠4之底 部形成,位元線5之摻雜濃度,比方説至少glOEc·*3 -7 - (請先閱讀背面之注意事項再填寫本頁) 装. -β i 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印衆 A7 B7 五、發明説明(f ) .深度刖比方說為0 . 2 u B。 然後,第一溝渠4用第一绝緣結媾6 (比方説Si02 )充 »,第一絶緣結構6比方説以S丨〇2層之保形沈積接箸 再平面化而形成。 然後使用第二溝渠遮單蝕刻第二薄渠7,其基本上是 以直角越過第一溝渠4。第二溝渠7所蝕刻之深度與第 一溝渠4相同,基本上位元線的表面在第二溝渠7曝露 出來,然後第二溝渠7用第二絶線結構8充«,第二絶 綠結構8大約延伸到n+摻雜區3之高度為止,第二絶 緣結構8比方説以Si02層之保形沈積然後再回蝕刻而 形成(見圖2,其中示出一截面垂直圖1所示之截面,且 平行於位元線5,在兩相鄰位元線5之間)。f 毎兩對相鄰的第一溝渠4和第二溝渠7形成一矽堆叠 ,其在主表面1之匾域中具有n+摻雜區3,在第二溝渠 7之下,基板材料2是P摻雜的。 一 SiO:»之遮軍9産生遮罩開口 10,此遮單開口 10基 本上具有平行主表面1之方形樓截面,且以格子狀排列 ,垂直式M0S電晶齷之配置由遮軍開口界定,遮軍開口 10排列成使其各與堆叠之一的一角重叠,遮單開口 10方 形樺截面之制面長度等於第一溝渠4和第二溝渠7之寬 度,在各種倩形下,遮軍開口 10之中心相對於鄰接的第 一溝渠4和第二溝渠7中心镐移1/2側面長度,溝渠4, 7之寬度和分開之距離各等於最小可生産結構尺寸F,而 遮軍開口 10之锎面長度也等於最小可生産結構尺寸F, -8 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) nil I n 0,- n ΙΊ I 策|--- I ---訂 (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明説明(,) 在各種情形下.遮軍鬭口 10之中心相對於溝渠4, 7之中 心鑼移1/2F ,在此例中,事實上採用對準精密度比最 小可生産結構尺寸邇小,在1GBU技術中,最小可生産結 構尺寸F等於18〇nB,而可能之對準精密度約為l/3f。 在相對於矽而選擇性地蝕刻Si02之非等向性蝕刻製 程中,例如使用反應離子蝕刻,蝕刻孔洞11,自主表面 1延伸到位元線5之高度為止(見圖3和圃4)孔洞11具 有釣形锚截面,可由三_小方塊所構成,在非等向性蝕 刻之製程期間,不見的第四傾小方塊由未經蝕刻之矽堆 «産生該堆叠之倒面曝露在孔洞11中。 /遮革9移除之後,在比方800*0進行熱氣化以形成 閘極氣化層12.然後在所有曝露之矽表面産生Si02 , 經濟部中央標準局負工消费合作杜印«. —I- H»—— I —^^^1 —1— n^i (請先閲讀背面之注意事項再填寫本頁) •1 而後産生摻雜的多晶矽之蘭棰13和宇4元線14,為此,一 多晶矽層比方說由原地摻雜式沈積産生,該層與孔洞11 一樣厚,巨在第二絶緣結構8之上充«第二溝渠7寬度 方向,然後回蝕刻摻雜的多晶矽層,例如用反匾離子蝕 刻,直到到達在主表面1之下字元線14之高度,而字元 線1 4之尺寸由蝕刻時間設定,字元線1 4之結構則自行對 準。 v/第三绝緣結構15利用另一 層之沈積和回蝕刻在 字元線上形成,第三絶綠結構15之高度低於主表面1, 使得在任何情形下,都會在堆疊之n+摻雜匾3的倒面 産生階梯(參考圖5和圃6),這些階梯之高度比方為0.2 到 0 . 5 w m。 -9 - 本紙張尺度適用中國國家橾準(CNS ) A4規格(210 X 297公釐) SG7045 A7 B7 五、發明説明(S ) 接箸加入罨容器霣介質16,該霣容器霣介質之厚度比 方為5〇nn,為此,相對介電常數ε 7在500和1000範圍 之内的連鑛鐵電材料或顢電材料比方說利用濺鍍、CVD 沈穑或溶醪製程加入,電容器電介質最好至少包含鈦酸 餌锶、鈦酸緦或鈦酸貉酸鉛其中之一,當第三絶緣結構 15回蝕刻時,電容器電介質16排列在曝露的矽表面上之 η+摻雜區3的區域,在當電容器電介質16的材料與矽 之間有反應的危險或電容器電介質16之材料纊散進入矽 ,或其他因電容器電介質16之材料使矽發生退化時,至 少η+摻雜區3之曝露面以一中間層(例如TiN、Ru02、
Pt或W )覆蓋。 若電容器電介質〗6之材料容易産生漏電流痴儲存電容 器不能接受的程度,則得建清該電容器電介質16,在此 例中,電容器電介質16總是在第三絶緣結構15或第一絶 緣結構6之上中斷。 例如一多晶矽、ΤίΝ、Pt,W或Ru02之連鑲的電容器 平板17加在霉容器霄介質16之上,該電容器平板17至少 覆蓋第一和第二溝渠之區域。 圓7示出第一溝渠4和第二溝渠7在基板2上之略圖 ,遮罩開口 10之位f待別以點割線在_7中框出來,為 了更清楚起見,示於圖1、2、3、4、5和6之截面利用 點劃參考線I、 I I、 I I I、 I V、V和V I表示。 因為第一溝渠4平行延伸且具有相等的寬度和間距, 例如其最小結構尺寸F=180nB,而且同樣地,第二溝渠 -10- 本紙張尺度適用中國國家橾準(CNS ) A4规格(210X297公釐) -----.--^--,-JL装------訂------1 (請先閲讀背面之注^^項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 經濟部中央揉率局貝工消费合作社印製 A7 B7 五、發明説明(9 ) 7也是有相等的宽度和間距,例如其最小結構尺寸F = 180πβι.毎一儲存單元所襦要之空間(2X_渠寬度)2比 方説為 4F2 = 0.13wm2 。 除了電容器霄介質之可能的結構之外,根據本發明, 産生DRAM單元之配置需要三値對齊之光軍,在此情形下, 使用在蝕刻第一溝渠4和第二薄渠7之二儲光軍其對齊 並不重要,只有使用在蝕刻孔洞11之遮軍9才必須精確 地對準。 當霄容器霄介質所使用之材料具有足夠离的相對介電 常黻•時,第三絶絲結携15可以在主表面1之位階終 lh而形成。 根據本發明之DRAM單元配置中,r>+摻雑區3,位元線 5和基板2夾在當中,和閘極氣化層12及閘極13—起, 總是形成一垂直式MOS電晶體,n+摻雜區3 ,電容器電 介質〗6和電容器平板17形成儲存電容器,而n+摻雜區 3同時當作垂直式MOS電晶體之源極/汲棰匾和儲存電 容器之記憶節點使用,此可以節省空間。而且,根據製 稈,垂直式MOS電晶體之源極/汲極區和儲存電容器之 記億節點,互相電性連接,其中就堆疊型電容器而論, 為了要將多晶矽結¥連到基板,存在於已往技術中之重 要的接觸孔洞蝕刻需求得以免除。 . -11- 本紙張尺度逋用中國圃家橾隼(CNS > A4規格(210X297公釐〉 ^^1' ^^^1 ^^^1 tnn I4H ^^^1 ^ m· --SJI ·1 (請先閱讀背面之注意事項再填寫本頁) 五、發明説明(a ) 構構 _ 質 結結 層 結介板 渠 綠渠緣 口 化 緣霉平 面 I溝線絶溝絶 開 氣 線絶器器 _表板擦一 元一二二軍罩洞極極元三容容 明主基n+第位第第第遮遮孔閘閛字第電電 説 號 符. 2 3 4 5 6 7 8 9 11 1Λ 區 雜 摻 A7 B7 (請先閱讀背面之注意事項再填寫本頁) 裟· 訂 經濟部中央標率局貝工消费合作社印掣 本紙張尺度適用中國國家標準(CNS〉A4規格(210X297公釐)
Claims (1)
- Α8 Β8 C8 D8煩請委員明示86年 月日所提之 經.濟部中央揉率為負工消费合作社印装 修Ρ本有無變更實質内容是否准予修正。 -3 申請專利範圍 第85103200號「動態隱機存取記憶鱺單元之配置及其 袈造方法」專利案 (88年1月修正) 勹申請専利範函 V—種DRAM單元配置,其鱅存軍元各含一讀取霣尨讎和 一皤存霣容器, 讀取霣晶豔設計成垂直式NOSff矗讎,整僱在半導黼 基板(2)中,在各種情形下,其一灝極/汲極厪(3)郵 接於半導龌基板(2)之表面(1),而在各霉情形下,其 另一嫌極/汲極1 (5)酈捿於埋在半導體基板(2)内的 位元鎳(5),而且鬮極(13)遽到埋在半導鼸基板(2)内 並且越礙位元鎳(5)之字元》(14>, 各皤存霣容器由酈接主表面(1)的其中一灝極/汲 極腰(3)構建成記慊節點,一霣容器電介質U6)置於 和一 «容器平板(17)。 /如申請專利範匾第1項之DRAN單元配置, -其中半導讎基板(2)至少在DRAM單元S置之矗域中 癱雜成第一傳導型, -其中半導讎基板(2)包含以行列方式排列且鄴接半 導體基板(2)主表面(1)之堆叠, -其中各堆叠之礓域3)摻雜成與第一傅導型相反之第 ή傳導型· S域(2)則雄雜成第一傳導型,摻雜成 第二傳導型之匾域(3)分別鄺接主表面(1),在主表 1本紙張尺度逋用中國國家輮準(CNS )八4狀(210X297公釐) ----:--;—^ .裝------訂-----1 踩 (請先閲讀背面之注意事項再填寫本頁) 經濟部中夬揉率局貝工消费合作社印製 3〇"〇45 abS _ Cu\ 、申請專利範圍 面(1)之B域,各堆叠之側面、及摻雜成第一傅導 型之B域(2)拂列在«雜成第二傅導型之B域(3)之 下,鄹接堆叠之侧面,並連接到攤雜成為第一傳導 型之半導讎基板(2>之B域, •其中埋人位元線(5)基本上是平行延伸,且各自_ 列在相鄹的堆疊列之間, •其中埋入的宇元》(14)基本上是平行延伸,越位 元鎳(5),並各自排列在相鄴的堆疊行之藺, 其中,至少分別沿著堆叠之一艄面,设置一閜極« 化靥(12)和一颺槿(13),而且部份覆蓋各侧面,因 而形成垂直於主表面之M〇sm A鱺, -其中沿蕾其中一堆疊行排列的W極(13),均各電性 連至其中一宇元嫌(14), •其中霣容器《介質置於堆叠之上, -其中連籲的霄容器平板(17)置於電容器電介質(16) 之上, -其中攥雜成第二傅導型之堆叠6域(3>,在各種情形 下,都同時當作紀«節點和其中一垂直式M0S電晶驩 之源極/汲檯霣, -其中设置字元》(14)和闞檯(13)舆位元嫌(5),矽 堆叠(2,3)和電容器平板(17)絕纗的绝繾銪構。 如申請専利範第1項或第2項之DRAM犟元K置,其 本纸張尺度逋用中國國家梯準(CNS ) A4规格(210X297公釐) ^丨裝 1訂 線 (請先閎讀背面之注意事項再填寫本頁) A8 B8 C8 D8>、申請專利範囷 3〇7〇45 中電容器霣介霣(16)是由具有相對介霣常數e 7在100 和10Θ0之閬的材料所形成。 (請先《讀背面之注意事項再填寫本頁) ^如申請專利範釅第1項或第2項之DRAM單元配置,其 中«容器霣介質(16)設計成全表面靥。 5.如申讅專利範_第1項或第2項之DRAM單元配置,其 中絕縐结構(6·15)僅部份缜痛相*之矽堆疊間之區域 ,使矽堆叠之侧面以主表面(1> S域之霣容器介質 (16)部分覆藎β 如申謓専利範第1項或第2項之DR AN單元配置, -其中位元》(5)和宇元線(14)的寛度•以及相鄰位 元線(5)之間和相鄰宇元»(14)之間的钜離,基本 上都是相囘的, -其中在各種情形下,垂直式HOS電ft鼴之闞極氧化 靥(12)部分覆Μ二相互鄰接的堆叠之侧面。 如申請專利範園第1項或第2項之DRAM單元配置, •其中半導《基板(2)至少在DR A«單元配置之S域包含 單晶矽, 經濟部中央橾準局Λ工消費合作社印製 -其中絕嫌结構由Si Oa所組成, -其中位元線(5>设計成在半導讎基板(2)内之摻《ΜΒ, -其中颺極(13>和宇元線(14)由雄雜的多晶矽组成。 / 一種DRAM單元K置之製迪方法, -其中裂迪各具有一讀取《Aflft和一鏞存霣容器的餡 本紙張尺度適用中國國家橾準(CNS ) Α4规格(210X297公釐)存單元, (請先Η讀背面之注意事項再填寫本頁) -其中在半導龌基板(2)内製遒埋入的位元線(5)和埋 人的字元線(14), •其中讀取電晶臞在半導讎基板内形成為垂直式HOS 霣A體,其一源檷/汲極6(3)分別鄴接半導醱基 (2>之主表面(1),而其另一源極/汲極B(5)分別鄰 接其中一埋入的位元嫌(5),且其颺極(13)連到其 中一埋入的宇元》(14}, -其中,為了形成鏞存«容骣,電容器霄介質(16)和 霣容罌平板(17)加在鄴接主表面(1>的濛極/汲極 匾(3)之上,使鄒接主表面(1>的瀝極/汲極腰(3) 同畤當作記慊節黏作用。 <如申請専利範第8項之》迪方法,其中電容器電介 質(16)由具有相對介霣常數e 7在100和1000之間的材 料形成。 如申請專利範園第8項或第9項之製造方法,其中 霣容器電介» (16)形成為一達鑛層。 經濟部中夬梯準局負工消費合作社印I 如申謫專利範第8項或第9項之製造方法, -其中至少在DRAM單元配置《攤雜成第一傳導型之半 導薩基板(2)内,形成一癬雜成舆第一傳導型相反 之第二傳導型之匾域,且鄒接半導讎基板(2)之主 表面(1), 本纸張尺度逋用中國國家槺準(CNS ) Α4规格(210X297公釐) A8 B8 C8 D8 經濟部中央橾準局貝工消費合作社印裝 、申請專利範圍 ―其中在半導讎基板(2)内製造基本上平行延伸之第 ~溝集U), "其中在第一溝篥(4)之底部製迪位元» (5), '•其中第一溝渠(4)用第一絕钂结構(6)充 ~其中«造第二溝攘(7>越«第一溝渠(4),而且至少 廷伸到位元線(5)之表面,製造半導齷材料堆疊分別 排列在兩相钃的第一溝渠(4)和用相鄰的第二溝渠 (7) 之闍, -其中第二溝篥用第二絕《«構(8)充《•其离度小 於第溝渠(7)之深度· •其中進行一非等向性技刻,其1揮性相對於半導讎 材料堆疊,攻取第一絕鑪结構(6)和第二絕鐮结構 (8) ,且其中»刻孔洞(11)從主表面(1)延伸到位元 線(5)之髙度,而且在任何情形下,至少在與第二 溝渠(7)之一鄰接的堆叠之一钿面,有一部分曝露 出來, -其中在堆疊的曝露钿裂迪闞極翥化曆(12), -其中在孔洞II製造各充燠孔洞(11)之闖極電極(13), -其中在第二溝渠(7)*製迪位元線(14),其各《性 連接到沿着各第二溝渠(7)排列之閜極(13), -其中在第二溝渠(7)處製造第三绝嫌结構(15), -其中製造一電容器電介質(16),至少覆蘧主表面(1) 本纸張尺度逋用中國國家梯隼(CNS ) A4规格(210X297公釐> ^1— 裝 I I I 訂 T~ 線 (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 3〇T〇45 、申請專利範困 ®域之堆疊表面, (請先閲讀背面之注意事項再填寫本頁) 中裂造一電容器平板(17).至少覆Μ堆叠。 專利範第11項之製埠方法, ~ 絕鐮结構(6)和第三绝纗结構(15)形成為 在堆之离度終结, #中,在»刻遍程中,相對於》堆疊,«揮性地回 第一絕鏽«構(6)和第三絕鑤鎗構(15),由« 霣介質(16)所覆躉之«樺在堆璺侧面處産生。 <5〇$請專利箱_第η項之製造方法, -其中第一溝榘(4)和第二溝渠(7)基本上形成相阳寬 度,而相鄹溝篥(4, 7)之闔隔基本上等於溝渠之寬 度. '其中使用基本上具有方形遮軍两口(10)之漉罩(9) 胜刻孔洞(11),該方形蠹罩開口(10)之儸邊畏度基 沐:上等於溝篥(4, 7)之II度, -其中方形躔軍開口(10)之中心《,相對於第一溝渠 (4)和第二溝渠(7)之中心僱移拂列一小於溝蕖(4,7: 經濟部中央揉準局貝工消费合作社印策 離 距 之 度 X 法 方 造 製 之 項 10,麵 範 利專 請 申 如 元 單(2 AN板 R yy D 基 在腰 少導 至半 中作 其當 板 基 之 矽 晶單 含 包 域 腰 之 X 配 用 使 之 oa型 si導 由傅 供二 5)第 ,1成 ,8雜 (60 構和 結線 嫌元 絕位 中中 其其 成 形 子 離 由 \/ 3 /V 域 匾 本紙張尺度逋用中國鬮家標準(CNS > A4规格(210X297公釐) A8 B8 C8 D8 307045 申請專利範圍 佈植形成, -其中字元線(14)和闞極(13)由雄雜的多晶矽形成。 ----;--.--1。-裝------訂-----{線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局負工消費合作社印製 本紙張尺度逋用中國國家榡準(CNS ) Μ规格(210X297公釐)
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TW396545B (en) | 1998-12-21 | 2000-07-01 | Vanguard Int Semiconduct Corp | DRAM using oxide plug in bitline contacts during fabrication and its methods |
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DE19914490C1 (de) * | 1999-03-30 | 2000-07-06 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
KR20000066970A (ko) * | 1999-04-22 | 2000-11-15 | 김영환 | 디램 메모리 셀 제조 방법 |
US6355520B1 (en) * | 1999-08-16 | 2002-03-12 | Infineon Technologies Ag | Method for fabricating 4F2 memory cells with improved gate conductor structure |
US6060353A (en) * | 1999-10-22 | 2000-05-09 | Vanguard International Semiconductor Corporation | Method of forming a ring shaped storage node structure for a DRAM capacitor structure |
KR100652370B1 (ko) | 2000-06-15 | 2006-11-30 | 삼성전자주식회사 | 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 |
JP2002094027A (ja) | 2000-09-11 | 2002-03-29 | Toshiba Corp | 半導体記憶装置とその製造方法 |
US6537870B1 (en) * | 2000-09-29 | 2003-03-25 | Infineon Technologies Ag | Method of forming an integrated circuit comprising a self aligned trench |
US6498062B2 (en) | 2001-04-27 | 2002-12-24 | Micron Technology, Inc. | DRAM access transistor |
TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
US6661049B2 (en) * | 2001-09-06 | 2003-12-09 | Taiwan Semiconductor Manufacturing Co., Ltd | Microelectronic capacitor structure embedded within microelectronic isolation region |
DE10234945B3 (de) * | 2002-07-31 | 2004-01-29 | Infineon Technologies Ag | Halbleiterspeicher mit einer Anordnung von Speicherzellen |
US6734482B1 (en) * | 2002-11-15 | 2004-05-11 | Micron Technology, Inc. | Trench buried bit line memory devices |
US6894915B2 (en) | 2002-11-15 | 2005-05-17 | Micron Technology, Inc. | Method to prevent bit line capacitive coupling |
DE10362018B4 (de) | 2003-02-14 | 2007-03-08 | Infineon Technologies Ag | Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen |
US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
US7335934B2 (en) | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7933142B2 (en) | 2006-05-02 | 2011-04-26 | Micron Technology, Inc. | Semiconductor memory cell and array using punch-through to program and read same |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
KR100782488B1 (ko) | 2006-08-24 | 2007-12-05 | 삼성전자주식회사 | 매립 배선들을 갖는 반도체소자 및 그 제조방법 |
KR101277402B1 (ko) | 2007-01-26 | 2013-06-20 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터 |
US8518774B2 (en) | 2007-03-29 | 2013-08-27 | Micron Technology, Inc. | Manufacturing process for zero-capacitor random access memory circuits |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US8194487B2 (en) | 2007-09-17 | 2012-06-05 | Micron Technology, Inc. | Refreshing data of memory cells with electrically floating body transistors |
KR101303180B1 (ko) * | 2007-11-09 | 2013-09-09 | 삼성전자주식회사 | 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법 |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
JP2009182105A (ja) * | 2008-01-30 | 2009-08-13 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
JP5717943B2 (ja) * | 2008-07-03 | 2015-05-13 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置およびその製造方法 |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
US8710566B2 (en) | 2009-03-04 | 2014-04-29 | Micron Technology, Inc. | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
KR20120006516A (ko) | 2009-03-31 | 2012-01-18 | 마이크론 테크놀로지, 인크. | 반도체 메모리 디바이스를 제공하기 위한 기술들 |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
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KR101609252B1 (ko) | 2009-09-24 | 2016-04-06 | 삼성전자주식회사 | 매몰 워드 라인을 구비한 반도체 소자 |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
KR101065582B1 (ko) * | 2010-04-29 | 2011-09-19 | 심재훈 | 반도체 소자 및 그 제조 방법 |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
EP3511982A1 (en) | 2010-03-15 | 2019-07-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
JP5690083B2 (ja) * | 2010-05-19 | 2015-03-25 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置 |
KR101218904B1 (ko) * | 2010-11-29 | 2013-01-21 | 심재훈 | 메모리 소자 및 이의 제조 방법 |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
CN116507122B (zh) * | 2023-06-25 | 2023-11-07 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器 |
Family Cites Families (10)
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JPH0793365B2 (ja) * | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
JP2507502B2 (ja) * | 1987-12-28 | 1996-06-12 | 三菱電機株式会社 | 半導体装置 |
JP2655859B2 (ja) * | 1988-02-03 | 1997-09-24 | 株式会社日立製作所 | 半導体記憶装置 |
JPH0214563A (ja) * | 1988-07-01 | 1990-01-18 | Matsushita Electron Corp | 半導体記憶装置 |
JP2898686B2 (ja) * | 1990-03-06 | 1999-06-02 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
JPH0575059A (ja) * | 1991-09-12 | 1993-03-26 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
KR940006679B1 (ko) * | 1991-09-26 | 1994-07-25 | 현대전자산업 주식회사 | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 |
AU3273893A (en) * | 1991-12-13 | 1993-07-19 | Symetrix Corporation | Layered superlattice material applications |
US5383356A (en) * | 1993-04-08 | 1995-01-24 | Ford Motor Company | Mass air flow sensor arrangement having increased dynamic range |
KR960016773B1 (en) * | 1994-03-28 | 1996-12-20 | Samsung Electronics Co Ltd | Buried bit line and cylindrical gate cell and forming method thereof |
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