KR950000500B1 - 디램셀 커패시터 제조방법 및 구조 - Google Patents

디램셀 커패시터 제조방법 및 구조 Download PDF

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Abstract

내용 없음.

Description

디램셀 커패시터 제조방법 및 구조
제 1 도는 종래의 고적층 캐패시터의 평면 구조도.
제 2 도는 제 1 도에서 B-B'단면 구조도.
제 3 도는 종래의 트랜치 적층 캐패시터의 평면 구조도.
제 4 도는 제 3도에서 B-B'단면 구조도.
제 5 도는 본 발명에 따른 조합적 적층구조 캐패시터를 사용한 DRMA셀 평면 구조도.
제 6 도(a)~(f)는 제 5 도에서 A-A'단면도를 통한 본 발명에 따른 DRAM셀 제조공정도.
제 7 도는 제 5 도에서 B-B'단면 구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : 고적층 캐패시터 접촉창 2 : 트랜치 적층 캐패시터 접촉창
3 : 캐패시터 영역 4 : 워드라인
5 : 전도선 접촉창 6 : 필드옥사이드
7 : CVD산화막 8 : 불순물 확산영역
9 : 포토레지스터 10 : 두꺼운 실리콘층
10a : 디파인된 두꺼운 실리콘층 11 : 스토리지 노드용 실리콘층
12 : 엷은 유전체막 13 : 플레이트용 실리콘층
본 발명은 조합적 적층 구조 캐패시터를 사용한 DRAM셀(Dynamic RAM Cell) 제조방법 및 구조로서 고적층 캐패시터 구조에서 발생하는 스토리지 노드(Storage Node)간의 한정된 공간(Narrow Space) 및 디자인룰(Design Rule) 위배와 트랜치 적층 캐패시터 구조에서의 최근접 트랜치간의 격리(Closest Trench-To-Trench Isolation) 문제 등을 배제하기 위하여 한정된 공간(Narrow Space) 및 디자인룰(Design Rule) 위배와 고적층 캐패시터(Higher Stacked Capacitor) 및 트랜치 적층 캐패시터(Trench Stacked Capacitor)를 교대로 조합(Alternate Combine)하여 구성한 조합적 적층구조 캐패시터를 사용한 DRAM셀 제조방법 및 구조에 관한 것이다.
종래의 기술구성은 제 1 도 내지는 제 4 도에 도시된 바와같이 적층구조 캐패시터의 용량을 배가하기 위하여 주로 수직 영역(Vertical Area)을 증가하는 방법으로 두꺼운 다결정 실리콘을 위로 쌓는법과 얕은 트랜치(Shallow Trench)를 형성하는 법이 있으며, 이들의 공정순서를 첨부된 도면에 따라 상세히 설명하면 다음과 같다.
우선 고적층 캐패시터를 사용한 DRAM셀 형성방법을 설명하면, 제 1 도 내지는 제 2 도에서 디파인(Define)된 게이트위에 CVD(Chemical Vapor Deposition) 산화막(7)을 증착시키고, 두꺼운 다결정 실리콘(10a)을 증착(약 3000~6000[Å])시키고, RIE(Reactive Ion Etching) 방식으로 게이트 사이에 고적층 캐패시터 접촉창(Contack Window)(1)을 연다. 이후 스토리지 노드용 실리콘(11)을 증착한 후 이온(ion)주입이나 "POC13"를 도핑(Doping)하고, 두꺼운 실리콘층(10a)과 스토리지 노드용 실리콘층(11)에 대하여 캐패시터 영역(3)을 디파인 한다. 그러면 두꺼운 실리콘층(10a)은 접촉창(1)을 제외한 캐패시터 영역(3)을 둘러싸게 되고, 엷은 유전체막(12)을 형성한 후 플레이트용 다결정 실리콘(13)을 덮는다.
이때 미설명 부호 "4"는 워드라인이며, "6"은 필드옥사이드이고, "8"은 불순물 확산 영역이다.
또한 제 3 도 내지는 제 4 도를 참고로 트랜치 적층 캐패시터를 사용한 DRAM셀 형성방법을 설명하면, 디파인된 게이트 위에 CVD산화막(7)을 증착시키고, RIE에 의해 게이트 사이에 접촉창을 열고 실리콘 기판까지 에치하여 트랜치(2)를 형성하고, 스토리지 노드용 실리콘(11)을 증착한 후 이온주입이나 "POC13"를 도핑하고, 실리콘층(11)에 대하여 캐패시터 영역을 디파인 하고, 엷은 유전체막(12)을 형성한 후 플레이트용 다결정 실리콘(13)으로 트랜치를 채운다.
따라서 고적층 캐패시터를 사용한 DRAM셀 형성방법에서는 "두꺼운 실리콘 두께(캐패시터 바깥둘레+접촉창둘레)"만큼 수직영역의 증분이 있으므로 두꺼운 실리콘이 없는 적층구조의 축전지에 비해 용량을 상당히 증가시킬 수 있게 되며, 트랜치 적층 캐패시터를 사용한 DRAM셀 형성방법에서는 스토리지 노드용 실리콘(11)을 도핑하면 트랜치 주위에 자동으로 불순물(Dopant)의 확산이 이루어지고, 측전용량은 "트랜치 깊이X접촉창둘레"만큼 증가하게 된다. 그러나 이와같은 종래의 기술구성에 있어서는 제 1 도에 도시된 바와같이 B-B'방향으로 포토(Photo)작업의 미스얼라인(Misalign)에도 불구하고 디파인된 스토리지 노드용 실리콘(3)이 접촉창(1)을 완전히 덮어야하므로 제 1 도와 같은 디자인(Design)을 채택해야 하며, 제 2 도에 도시된 바와같이 필드옥사이드(6)위의 스토리지 노드(11) 사이가 너무 밀접(Tight)하여 디자인룰(Design Rule)에 위배될 가능성이 있으며 종횡비(Aspect Ration)(Ra)가 큰(Ra〉1, 2)골이 형성되므로 두꺼운 실리콘(10a)의 두께를 낮게 제한할 수 밖에 없게 되고, 제 3 도 내지는 제 4 도에서와 같이 다결정 실리콘(11)이 트랜치(2) 주위에 형성된 불순물 확산영역(8)과 전체적으로 접촉되어 접촉저항에는 문제가 없지만, 바로 옆에 형성되는 트랜치의 불순물 확산영역과의 전기적 상호작용에 의한 누설전류(Leakage Current)문제가 생기며, 이는 고집적 회로에서 트랜치 간격이 좁을수록 더욱 심각해지는 문제점이 있다.
이에따라 상기한 문제점을 개선시킨 본 발명에 따른 조합적 적층구조 캐패시터를 사용한 DRAM셀 제조방법 및 구조를 첨부된 도면에 따라 상세히 설명하면 다음과 같다.
제 5 도는 일반적층 구조 캐패시터의 용량을 개선한 고적층 캐패시터와 트랜치 적층 캐패시터를 각각 독립적으로 적용할 때 수반되는 단점을 보완하기 위해 두 방법을 함께 조합하여 적용한 DRAM셀의 기본구조 및 그 구조에 의거한 캐패시터 제조방법으로 이루어지며, 고적층 캐패시터의 접촉창(1)과 대각선으로 교차하여 트랜치(2)가 형성되고, 상기 접촉창(1)과 트랜치(2) 주위에 축전지 영역(3)이 있으며, 접촉창(1)과 트랜치(2)측으로 워드라인(Word Line)(4)이 형성되어 있고, 상기 접촉창(1)과 트랜치(2) 사이에 전도선 접촉창(5)이 형성되어 있으며 제 6 도 (a)내지는 (f)를 참고로 제조방법을 설명하면, 제 6 도 (a)에서와 같이 일반적인 DRAM셀 제조공정순서에 의거하여 게이트(4)까지 디파인된 레이어(Layer)위에 CVD산화막(7)을 증착하고, 제 6 도(b)에 도시된 바와같이 다른 접촉창 부위(1)는 모두 포토레지스터(9)에 의해 보호된 상태에서 에칭을 하여 트랜치(2)를 형성하고, 제 6 도(c)에 도시된 바와같이 다결정 혹은 비정질 실리콘으로 두꺼운 실리콘(10)을 CVD로 증착(3000[Å]이상)하고, 이때 실리콘층(10)의 두께는 트랜치 캐패시터가 형성될 부분의 캐패시턴스와 비교될 수 있을 정도의 크기를 갖도록 조정한다.
이후 트랜치(2) 이외의 나머지 확산 영역중 캐패시터와 접촉될 접촉창(1)을 열며, 이때 열려진 접촉창(1)이외의 모든 부위는 포토레지스트로 보호한다.
또한 제6도(d)에 도시된 바와같이 두꺼운 실리콘(10a)을 디파인하며 트랜치 부분의 실리콘은 완전히 제거(Strip)하고, 제 6 도(e)에 도시된 바와같이 스토리지 노드 실리콘(11)을 증착 및 도핑후 접촉창(1) 부 위와 트랜치(2) 부위 양쪽 캐패시터에서 동시에 디파인 하고, 제 6 도(f)에서와 같이 캐패시터용 엷은 유전체층(12)을 형성한 후 플레이트용 다결정 실리콘(13)을 증착하여 형성한다.
여기서 미설명 부호 "4"는 워드라인이며, "6"은 필드옥사이드이고, "8"은 불순물 확산 영역이다.
이와같이 본 발명에 따른 조합적 적층구조 캐패시터를 사용한 DRAM셀 제조방법에 의한 DRAM셀은 캐패시터를 고적층 캐패시터 구조와 트랜치 적층 캐패시터 구조를 교대로 조합하여 형성하고, 각각에서 두꺼운 실리콘의 두께와 트랜치의 깊이를 조절하여 캐패시턴스를 비교될만하게 맞출 수 있으며, 제 7 도에 도시된 바와같이 두꺼운 실리콘을 이용한 고적층 캐패시터와 얕은 트랜치 캐패시터가 교대로 적용되어 고적층간의 공간을 넓혀 주므로 상층면이 완만해질 뿐 아니라 디자인룰도 만족하게 되고, 또한 트랜치를 둘러싸고 있는 확산영역간의 최소거리가 약 2.5배 이상으로 증가됨으로 트랜치간의 누설전류를 방지할 수 있는 효과를 갖게 된다.

Claims (5)

  1. 게이트가 형성된 기판위에 산화막을 형성하는 공정과, 트랜치 캐패시터 영역을 정의하고, 산화막과 기판을 식각하여 트랜치를 형성하는 공정과, 게이트 트랜치를 포함한 기판위에 다결정 실리콘을 형성하는 공정과, 적층 캐패시터의 접촉창을 정의하고 산화막과 다결정 실리콘을 식각하는 공정과, 적층 캐패시터의 접촉창 주위를 제외한 기판과 트랜치위의 다결정 실리콘을 제거하는 공정과, 적층 캐패시터 접촉창과 트랜치위에 스토리지 노드 전극을 형성하는 공정과, 스토리지 노드 위에 유전체층과 플레이트 전극을 형성하는 공정을 포함하는 디램셀 캐패시터 제조방법.
  2. 제 1 항에 있어서, 다결정 실리콘의 두께는 트랜치 캐패시터가 형성될 부분의 커패시턴스와 비교될 수 있는 크기로 형성함을 특징으로 하는 디램셀 캐패시터 제조방법.
  3. 제 1 항에 있어서, 적층 캐패시터의 접촉창을 정의하고, 산화막과 다결정 실리콘을 식각하는 공정에서 기판표면이 노출되도록 식각하는 공정을 포함하는 디램셀 캐패시터 제조방법.
  4. 기판위에 형성된 캐패시터 트랜치와 적층 캐패시터의 접촉창과, 캐패시터 트랜치와 적층 캐패시터의 접촉창을 제외한 기판위에 형성된 산화막과, 적층 캐패시터의 접촉창 주위의 산화막위에 형성된 다결성 실리콘과, 적층 캐패시터의 접촉창과 다결정 실리콘위 그리고 캐패시터 트랜치위에 형성된 스토리지 노드와, 스토리지 노드위에 형성된 유정체층과, 유전체층위에 형성된 플레이트 전극을 포함하는 디램셀 캐패시터 구조.
  5. 제 4 항에 있어서, 캐패시터 트랜치와 적층 캐패시터의 접촉창이 교번하여 형성된 구조를 특징으로 하는 디램셀 캐패시터 구조.
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