KR910005305A - 조합적 적층구조 캐패시더를 사용한 dram셀 제조방법 및 구조 - Google Patents

조합적 적층구조 캐패시더를 사용한 dram셀 제조방법 및 구조 Download PDF

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Abstract

내용 없음

Description

조합적 적층구조 캐패시더를 사용한 DRAM셀 제조방법 및 구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 조합적 적층구조 개패시터를 사용한 DRAM 셀평면 구조도.
제6도 (가)~(바)는 제5도에서 A-A′단면도를 통한 본 발명에 따른 DRAM셀 제조공정도.

Claims (6)

  1. 디파인된 게이트(4)위에 격리용 CVC 산화막(7)이 증착되어 있는 레이어에서 트랜치 적층 캐패시터가 될 부분만 디파인하여 트랜치(2)를 형성하는 공정과, 상기 공정후 두꺼운 실리콘(10)을 CVD로 증착시키고 고적층 캐패시터가 될 부분에 적촉창(1)을 열고 두꺼운 실리콘을 캐패시터 영역만 디파인 한 다음 스토리지노드용 실리콘(11)을 증착하고 도핑한 후 이를 디파인 하는 공정과, 상기 공정후 캐패시터용 엷은 유전체막(12)을 형성한 다음 플레이트용 다결정 실리콘(13)을 증착하는 공정을 포함하여 이루어진 것을 특징으로 하는 조합적 적층 구조 캐패시터를 사용한 DRAM 셀 제조방법.
  2. 제1항에 있어서, 트랜치(2)의 깊이와 수천[A] 정도로 증착되는 두꺼운 실리콘(10a)의 두께는 디자인상의 영역과 수직적 영역 증분을 고려하여 동등한 캐패시턴스를 얻도록 조절하는 공정을 포함하여 이루어진 것을 특징으로 하는 조합적 적층구조 캐패시터를 사용한 DRAM 셀 제조방법.
  3. 제1항에 있어서, 고정측 캐패시터가 될 부분의 접촉창(1)만을 디파인하되 두꺼운 실리콘(10a) 및 CVD산화막(7)을 완전히 에치하여 실리콘 기판의 불순물확산영역이 드러나도록 하는 공정을 포함하여 이루어진 것을 특징으로 하는 조합적 적층구조 캐패시터를 사용한 DRAM셀 제조방법.
  4. 제1항에 있어서, 디자인상의 고적층 캐패시터 영역까지만 두꺼운 실리콘층(10a)이 남아 있도록 하고 그 이외의 부분에서는 두꺼운 실리콘층(10a)을 완전히 제거하는 공정을 포함하여 이루어진 것을 특징으로 하는 조합적 적층 구조 캐패시터를 사용한 DRAM 셀 제조방법.
  5. 디파인된 두꺼운 실리콘층(10a)상에 형성된 스토리지노드용 실리콘층(11) 상부년과 측면을 따라 형성된 캐패시터용 고정측 엷은 유전체막(12)과, 트랜치에 증착된 스토리지 노드용 실리콘(11)상에 형성된 트렌치 적층 캐패시터용 엷은 유전체막(12)과 상호 교대로 형성된 상기 고적층 캐패시터용 엷은 유전체막(12)과 트렌치적층캐패시터용 엷은 유전체막(12)상에 완만하게 형성된 플레이트용 실리콘층(13)을 포함하여 구성된 것을 특징으로 하는 조합적 적층 구조 캐패시터를 사용한 DRAM셀 구조.
  6. 제5항에 있어서, 접촉창(1)와 트렌치(2)를 상호 교차되도록 형성하여 고적층 캐패시터와 트렌치 적층 캐패시터가 교대로 형성된 구조를 포함하여 구성된 것을 특징으로 하는 조합적 적층구조 캐패시터를 사용한 DRAM셀 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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