JPS63500484A - 溝容量を含む高動作特性ｄｒａｍアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 溝容量を含む高動作特性ＤＲＡＭアレイ本発明の背景 本発明は非常に大規模に集積された（ＶＬＳ　Ｉ　）形に作られたダイナミック ランダムアクセスメモル（ＤＲＡＭ）アレイ、よシ具体的には溝容量を含む高動 作特性ＶＬＳＩ　ＤＲＡＭチップに係る。

ＶＬＳＩ　ＤＲＡＭアレイが更に微細化されるという傾向が続くとともに、アレ イを構成する基本的な・メモリセルの面積を減すことに、かなシの努力が向けら れてきた。当業者には周知のような共通的なセル形態の一つは、たとえば米国特 許第３．３８７．２８６号に述べられているような単一のトランジスタと付随し た容量を含む。

実際、ＶＬＳＩ　ＤＲＡＭメモリセル中に含まれる通常のプレーナ型容量の表面 領域は、そのような小面積容量の電荷容量が、アルファ粒子によシ生じるような 雑音機構によって生じる電荷レベルをかろうじて越える点まで減少されてきた。

いわゆるＨｉ−Ｃ型のプレーナ型容量ですら、次第に増力口しつつある小面積Ｖ ＬＳＩ　ＤＲＡＭメモリπルに対して指定された電流設計の条件のいくつかを満 さない。

（たとえば、プレーナＨｉ−Ｃメモリ容量についての説明ヨンズ・オン・エレク トロトン・デバイジズ）％　第ＥＤ−２５巻、第１号、１９７８年１月、３３− ４１頁を参照のこと） 比較的小表面積の容量における容量の指定された値を実現するため、各セル容量 をＶＬＳＩ　ＤＲＡＭメモリが形成される半導体チップの基板中に延びる垂直薄 道として製作するための提案が、最近なされた。このいわゆる溝容量の設計は、 その電極の主要部分がチップの表面に沿って延びるのではなく、中に延びる。容 量当シに必要とされる表面積の量は、チップの表面における溝の面積である。（ Ｔ、Ｍｏｒｉｅ　（ティー・モリエ）らによる“メガビットロン・デバイス・レ ターズ）、第ＥＤＬ−４巻、第１１号、１９８３年１１月、４１１−４１４頁は 溝型のメモリ容量についての説明を含む） プレーナ構造中に用いられているＨｆ−Ｃ容量と類似のＪ（ｔ−Ｃ型にＶＬＳＩ 　ＤＲＡＭ溝容量を作成する多くのｌＩｈ＠が存在する。Ｈｉ−Ｃ溝容量の容量 対チップ表面面積比は高い。加えて、それによ５ＶＬＳＩチツプ中で得られる比 較的高い容量比は、その中で生じるアルファ粒子誘発誤差の機会を最少にする。

更に、そのようなＨｉ−ｃ＠４の直列抵抗は、典型的な場会、一方のプレートが 反転効呆によってのみ形Ｍ、される８ｔよシ、何桁も小さ込。Ｈｌ　−Ｃ溝容量 を含むメモリセルのこれらすべての利点及び他の利点によシ、たとえば比較的低 寄生容量、比較的低シート抵抗及び単位面積当シの比較的高セル容量を特徴とす るメモリアレイ中で、高密度セルを達成することが可能になる。

メモリ溝容量の設計を更に改善することを目的とする当業者ぼかなりの努力を払 ってきた。荷にこれらの努力はよシ高い密度とメモリセルの要素溝容量の改善さ れた電気的特性を実現しようとする試みに集中してきた。もし成功するならば、 これらの努力は改善された非常に高いビット容量ＶＬＳＩ　ＤＲＡＭアレイが実 現することにょシ著しく寄与する可能性をもっと認識さｎた。

本発明の要約 シリコン基板中に平行な長い溝が形成される。多溝の各連続した壁の上に、多く の別々のＨｉ−Ｃ容量が製作される。溝の一つの壁の上に製作された容量は、溝 の相方した壁中に規定された容量からは、電気的に分離される。

加えて、壁に沿った容量間の電気的分離を達成するため、缶壁の上にチャンスト ップが形成される。別々のワードラインが各の溝の壁に重なり、各トランジスタ を経て、壁の上に形成された空間的に分離された容量に接続される。

図面の簡単な説明 第１ないし２６図は本発明の原理を実施する具体的なＶＬＳＩ　ＤＲＡＭメモリ アレイの例の一部を作るのに用いられる製作工程の各段階を順次概略的に示す図 でるる。

ｌじ］Ｌｌ 例として、ここで述べる特定のＶＬＳＩ　ＤＲＡＭはそれぞれが単一のｎ−チャ ネル金属−酸化物一半導体（ＮＭＯ８）トランジスタと付随したＨｉ−Ｃ容量η 為ら成るメモリセルを含む。１ミクロン（μｍ）設計ルールの場合、約０．２５ −μｍの位置合ぜ誤浬があると、各セルはＹ方向には約４．５μｍ　で、Ｘ方向 には３．２５μｍで、約０．６平方センチメートルの全メモリアレイ表面積であ るシリコンチップの表面上にある。この大きさのチップ面積は、その中にそのよ うな小面積セルから成る４メガビツトメモリアレイを規定することができる。

以下の記述では、基本的にＮＭＯＳトランジスタに接続するためのｐ−ドープ領 域中に、Ｈｉ−Ｃ溝容量を作成することを強調するが、ここで述べる製作プロセ スは付随したＰＭＯ８トランジスタに接続するｎ−ドープ領域中にＨｉ−Ｃ溝容 量を作成することにも適用できることを理解すべきである。加えて、もし必要な らば、以下で特定されるような一般的な型のメモリアレイは、従って相補ＭＯ８ （０ＭＯ３）技術で製作してもよい。

第１図は製作の初期の形のＶＬＳＩ　ＤＲＡＭシリコンチップの一部を断面で表 わす。具体例として、描かれた部分はその上にｐ形エピタキシャル層１２を有す るｐ＋領域１１を含む。一実施例において、層１２の厚さｔは、たとえば４ない し１５ミクロン（μｍ）の範囲に選択される。

以下で明らかになるように、選択される具体的な厚さは、ＤＲＡＭチップ中の各 メモリセルに指定された蓄積容量に依存する口 製作工程中の次の段階は、層１２（第１図）の最上部表面の多数の空間的に分離 された細長い部分丁べてをマスクすることである。これを達成するための有利な 三層構造が、第１図に示されている。描かれた４造は、たとえば約２００ないし ５００オングストローム囚厚の二酸化シリコンの熱的に成長させた層１４、化学 気相堆積（ＣＶＤ）させた約３０００ないし４０００人の厚さのポリシリコンの 層１６及び約３０００ないし１０，０ＯＯＡ厚の二酸化シリコンのＣＶＤ形成層 １８を含む。

第１図の層１２中に溝を切るためのマスクの形成は、最初層１８中に空間的に分 離されたＹ方向の溝を形成することを含む。これは通常のリングラフィ及びエツ チング技術によシ行える。そのような溝２０の一つが、第１図に示されている。

続いて、層１８中の溝２０に対応する溝が、それぞれ層１６及び１４中に開けら れる。これはたとえば標準的な反応性イオン（又はスパッタ）エツチング（ＲＩ Ｅ）プロセスによシ行える。次に、第２図に示されるような溝２２のような溝が 、たとえば反応性塩素物質から導かれたプラズマを用いて、ＲＩＥ工程でデバイ ス得造中に形成される。例として、具体的な構造の一つの中の溝２２及び他の同 一に形成された溝の寸法ユ、巨及びＳは、約１、５μｍ、６μｍ及び０．５μｍ である。第２図に示されるように、溝２２は相対する側壁２４及び２６を含む。

溝２２の底が第２図中ではｐ＋領域１１及びｐ形層１２間の界面に近接して配置 されているように示されている。従って、溝２２の深さが６μｍである上で仮定 した特定の場合、層１２の厚さも約６μｍ　である。その後の高温プロセス工程 中、ｐ＋領域１１の上部境界は典型的な場合、第２図に示された位置から上方へ 移動する。

従って、最終的なデバイス構造において、第２図に示された具体的な溝２２の底 は、実際には領域１１及び層１２によシ規定されるｐ”−ｐ　遷移領域中に延び る。

典型的なメモリアレイに含まれる溝２２の上面図が、第３図に示されている。た とえば、溝のＹ方向の長さｄは、０．１ないし０．５センチメートル（ＣＩｎ） の範囲である。

たとえば、ここで示した具体的な溝２２は、０．４６０の長さである。たとえば 、Ｙ方向の溝はメモリアレイの中央領域中にデコーダ回路を適合させるために、 ２つの直列な部分に分割されると仮定する。もし、Ｙ方向のワードライン（以下 を参照）がワードライン抵抗を減すため、平行な上部レベル金属ラインに周期的 にくくシっけられるなら、よシ短い溝部分を用いてもよい。

多数の空間的に分離された容量が、溝２２の相対する平坦壁２４及び２６のそれ ぞれの上に形成される。デバイス構造中に２０４８個の同一のそのよりなｇ（７ レイの各半分上に１０２４個）が含まれる具体的な４メガビツトメモリアレイ中 に、１０００個の容量が壁２４及び２６のそれぞれの上に製作される。缶壁の上 に形成された容量は、Ｙ方向に相互に電気的に分離されている。加えて、溝の一 つの上に形成された容量は、溝の相対する壁の上に形成された容量からは、電気 的に分離される。

すると、各溝中に形成された２０４８個の容量は、以下で詳細に述べるように、 ここで考えているアレイ中の２０４８個のメモリセル中にそれぞれ含まれている 。以下で示すように、アレイの則長いＹ方向のワードラインは（壁２４のような ）６壁の上に重なシ、もう一つの細長いＹ方向のワードラインは（壁２Ｇのよう な）相対する６壁の上に重なる。更に、４０９６個のＸ方向ビットラインが、溝 の平行アレイに垂直にその後形成される。

各ビットラインは交互の溝の隣接した壁の上に形成された各容量にそれぞれ付随 した１０２４個のＭＯＳトランジスタに接続されている。〔たとえば、Ｘ方向の ビットラインは中央の検出回路を付随させるために、２つの直列部分に分割され る。この具体的なメモリアレイの例には、１０２４個のビットラインに沿った５ １２個の溝（１０２４個のワードライン）の４つの象限がある。〕ここで述べる 最終デバイス中での好ましくない反転効果を避けるため、層１２（第２図）中の ｐ形ドーパントの濃度は、特定の最小値以上（たとえば１立方センチメートルａ Ｄ約５Ｘ１０１ｇドーパント原子以上）にすることが重要である。そのような濃 度は層１２中に最初に実現でき（以下で具体的に述べるように）製作工程の後の 方で実現でき、めるいは必要に応じて第２図によシ表わされる製作工程の点でデ バイス構造中に実現できる。そのようにドープされた溝の壁の部分は、最終的な デバイス構造中でメモリセル間のチャンストップ領域として働くであろう。

従ってもし必要ならば、第２図に示されるｐ形層１２のマスクされない部分又は 溝部分のドーパント濃度は、たとえば溝２２の相対する面中にホウ素イオンを注 入することによシ、先に述べた最小値まで、又はそれ以上に増すことができる。

急勾配の壁の場合、デバイス構造に対して注入源が揺れることは、本質的に均一 に分布させ次に比較的厚い絶縁領域が多溝の底全体に沿って形成される。この領 域はその後のプロセスで、各溝壁上に形電気的に分離する働きをする。二酸化シ リコンで作られるそのような絶縁領域２８が、第４図に概略的に描かれている。

たとえば、領域２８の厚さｅは、約２０００ないし３０００Ａである。

第４図の絶縁領域２８を形成する一つの有利な方法は、ｐ＋領域１１は選択的又 は部分的に陽極酸化できるという認識に基く。陽極酸化の結果は、シリコン材料 の約半分を除去し、影響を受けたｐ＋領域中の多孔質シリコン母体を除去するこ とである。その後多孔質シリコンは酸化され、第４図に描かれた二酸化シリコン 領域２８が形成される。

よシ具体的には、陽極酸化はたとえば、最初二酸化シリコンの比較的薄い層（約 １００ないし３００Ａ）及びシリコン窒化物の比較的厚す層（約１５００ないし ２５００人）を溝の全表面上に堆積させることによシ行う。次に非等方性イオン エッチが陽極酸化に対して保護された溝側壁を残し、一方溝の底表面が露出され る。次にデバイス構造はたとえば酢酸及び水の１：ｌ溶液中の５パーセントフツ 化水素酸を含む電解質中に浸される。デバイス構造はｄａ電源の正端子に接続さ れ、その負端子には白金電極が接続される。電解質を通し１平方センチメートル 当シ約０．７５ミリアンペアを約１２分間流すことによシ、指定された領域２・ ８（第４図）が選択的にエッチされ、多孔質になる。

次に、デバイス構造を約９００℃の炉中の酸素に約５分間露出するか、約１０５ ０℃で約６０秒間急速−熱一７ニール（ＲＴＡ）工程を行うことによシ、多孔質 シリコンの約２４００人の酸化が行われる。得られた二酸化シリコン領域２８は 陽極酸化され多孔質になったシリコンとほぼ同じ体積を占めた。その結果絶縁領 域２８は本質的に歪を含まない。

溝側壁上のシリコン窒化物は、次にたとえばリン酸中でエッチされる。次に、側 壁酸化物がエッチされる。これによシ二酸化シリコン領域２８の厚さが、部分的 に減少する。製作工６９この時点で、デバイス構造は第４図に描かれるようにな る。

次に、空間的に離れた？領域がここで考えているデバイス構造の溝壁に面して形 成される。たとえば、これを達成する第１の工程は、リンドープニ酸化シリコン （いわゆるＰ−ガラス）の比較的厚い層３０（第５図）を溝中及び多層構造の最 上部表面全体の上に堆積させることでりる。例として、層３０の厚さｆは約２μ ｍ　でろる。実際、層３０の最上部表面は、第５囚に描かれるように、本質的に 平坦である。

標準的な乾式又は湿式エツチングを含むその後の工程において、層３０は層１８ がデバイス構造から完全に除去されるまで、層１８に沿って下方に一様にエッチ される。ポリシリコン層１６は自然のエッチ停止の働きをする。得られたプレー ナ構造は、第６図に示されるようになる。その時点で、Ｐ−ガラス層３０の部分 は本質的に構造の溝中にのみ存在する。その後のプロセスで、溝中の層３０の選 択された部分は、先に述べた溝中の空間的に分離されたｎ＋領領域実現するため のｎ形ドーパント源として働く。

製作工程中の次の段階は、デバイスｍ運上にパターン形成されたマスクを形成す ることである。そのようなマスクによシ、溝中のＰ−ガラス層３ａのセル間の部 分は、エツチングによシその後除去される。そのような利点の一つは、たとえば 二酸化シリコンの５００−Ａ厚の層３２（第７図）を、第６図に示された構造の 最上部プレ−ナ表面上に堆積させることにより作れることである。

次に、ポリシリコンの層（第７図）が二酸化シリコン層３２上に形成される。エ ッチすべきＰ−ガラスの厚さに依存する。Ｐ−ガラスで溝さｎた６−μｍ４さの 溝で、典型的な場合１５００７にいし２５００人のポリシリコンが層３４として 必要とされる。

標準的なリングラフィ及びＲＩＥエッチング工程において、ポリシリコン層３４ が次にパターン形成される。

具体的には溝上の層３４のセル間部分が除去される。ポリシリコン層３４中にこ のようにして形成された２つのそのように除去された領域又は窓領域３６及び３ ８を示す構造の上面図が第８図中に描かれている。下の二酸化シリコン層３２の 最上部表面の部分が、第８図に示されるようにそれによって現れる。また、第８ 図中の破線４０及び４２は例として示したデバイス構造中にあらかじめ形成され た下の溝の最上部端を表わす。

実際に存在する位置合せ誤差を許容するため、第８図中に示された窓領域３６及 び３８は、下の溝の幅よシわずかに大きい福をもつよう設計される。そのように して、下の溝に対してわずかにずれて位置合せされた窓ですら、溝の最大幅全体 を費すだけでるる。溝幅ａが１．５μｍである具体的な構造の例では、窓領域３ ６及び３８のそれぞれの幅７は約２μｍである。更に、領域３６及び３８のそれ ぞれの高さｈは、約１μｍである。加えて、窓から窓への距離ｉは、約３．５μ ｍでるる。以下で具体的に示すような方式において、２つの電気的に分離された メモリセル容量は、それぞれ隣接した窓領域間の間隙中の相対する溝壁上に形成 されるであろう。すると、２つのＭＯＳトランジスタはそれぞれ相対する溝容量 の対の上の部分上に製作される。

パターン形成されたポリシリコン属３４（第８図）をマスクとして用いることに より、二酸化シリコン層３２の露出された部分及び溝中の直下のＰガラス部分が 、次にエッチされる。たとえば、これは二酸化シリコン及びシリコン間の良好な 選択性を示す標準的なＲＩＥ工程で行える。

第９図は矢印９の方向における第８図の一点鎖線４４での断面図である。続いて 容量が溝のこの部分中に作られる。また、隣接したトランジスタが描かれた溝の 相対する端部を越えて、それぞれ延びるように製作される。

従って、製作工程のこの点でＰガラス部分３０を含む第９図は、メモリセル領域 を表わす。

第１Ｏ図は矢印１０の方向における第８図の一点鎖線４６での断面図である。第 １０図は描かれた溝のセル間部分を示す。この部分は、Ｐ−ガラス材料は全く含 まない。

従って、ここで考えたデバイス構造中の谷溝は、構造のメモリーセル領域中にの み、第９図に示された部分３０のような空間的に分離さｆｌｆｃＰ−ガラス部分 を含む。

従って、ドーパント・ドライブ−イン工程において、リンは上で注意したＰ−ガ ラス部分から、第９図に示されるように、谷溝の相対する壁に沿って、対応する 空間的に分離された領域４８及び５０中にのみ拡散する。従って、清の底に二酸 化シリコン領域２８が存在することによシ、構造中にｎ形ドーパントが導入され ないことが保証され、示されたｎ＋領域４８及び５０間の導電性ブリッジが形成 されない。このように、第９図の左側の溝壁上に形成された空間的に分離された 容量は、右側の溝壁上に形成された対応して配置された容量から、電気的に分離 される。

先に述べたリン・ドライブ−イン工程は、たとえば、約９５０℃で約３０分間行 われる。一般にこれはわずかに酸化性雰囲気中で行い、それによってリンが構造 のセル間部分中に交差拡散する可能性を最小にすることが有利である。

第９及び１０図により表わされる製作工程の点は、層１２のセル間溝容量中のｐ 形ドーピングのレベルを選択的に高めるのに、特に便利である。セル間部分は、 その時点でマスクされないから、構造中にホウ素のようなドーパントを注入する ことによシ、セル間部分中のみのドーピングレベルが、ｐ形不純物で高くなる。

そのような注入工程は１．上で述べたホウ累ドーピング工程と相補的又は代シと なる。

製作工程中の次の段階は、第９及びｌＯ９中に示された上部ポリ層３４を除くこ とでるる。これをドーピングする一つの直接的方法は、最初全ポリ層３４を変換 し、よシ厚いポリ層１６の露出さ扛た表面部分を二酸化シリコンに変換すること である。次に、すべての変換された酸化物、酸化物層３２、Ｐ−ガラス部分３０ 及び酸化物部分２８は、通常の酸化物エツチング工程で除去される。

その時点で、メモリーセル領域は第１１図中に示されるようになシ、セル間領域 は第１２図に示されるようになる。

もし、メモリセル領域がマスクされたまま（第９図中に示されるように）先に述 べたホウ素注入工程を行ったなら、セル間領域のみで、ｐ形ドーパントが増す。

例を示すため、そのような工程で生じた高濃度化したｐ影領域５２が、第１２図 中に示されている。そのような領域５２は完成したデバイス中で、チャンストッ プ領域をなす。

次に、二酸化シリコンの比較的薄い（たとえば１５０人厚０層が、最上部表面全 坏及びここで考えているデバイス構造の溝壁上に、熱的に成長される。（たとえ ば二酸化シリコン及びシリコン望化吻でできた合成誘電体層も、形成できる）こ の誘電体層は構造の溝壁上に形成すべき容量の誘電体を構成する。そのような層 ５４は構造のメモリセル領域を示す第１３図とそのπル間領域を示す第１４図中 の両方に示されている。続いて、第１３及び１４図のそれぞれに示されるように 、ドープされたポリシリコン層５６を酸化物層５４の最上部に堆積させる０たと えば、層５６の厚さｊは約２．５μｍである。

それに続くプロセス工程において、第１３及び１４図中に示されたポリ層５６は 、第１５及び１６図のそれぞれに描かれたレベルまで、通常の技術によシ、均一 にエッチされる。次に、酸化物層５４の露出さｎｆｃ部分、次にポリ層１６が標 準的な一貫したＲＩＥ工程で除かれる。

その時点で、デバイス構造は第１７及び１８図に示されるようになる。

次に、酸化物層１４の露出した部分が、たとえば通常の湿式エツチング工程で除 去される。約０．４μｍの厚さの二酸化シリコンの層５８（いわゆる電界用酸化 物層）を第１９及び２０図中に示されるように、描かれたデバイス構造の最上表 面全体上に成長させる。

その後、電界用酸化物層５８はデバイス構造のメモリーセル領域中のデバイス構 造の表面部分を露出するため、標準的な方法でパターン形成される。次に、約２ ５０人の厚さの二酸化シリコン層６０（いわゆるゲート酸化物層）を、構造の露 出された表面上に成長させる。次に、約４００ＯＡの厚さのドープされたポリ層 ６２（いわゆるゲートポリ層）を、構造の最上表面全体上せる。生じる構造が第 ２１及び２２図中に茨わされている。

次に、（上のシリサイド層を言んでもよい）ゲートポリ層６２が、第２３及び２ ４図中に示されるように、通常の技術によシバターン形成される。パターン形成 された層６２の部分６４及び６６は、ここで述べたメモリアレイの細長いＹ方向 ワードラインを構成する。これらの部分６４及び６６はまた、描かれた溝の相対 する壁土に形成された付随した容量にそれぞれ接続された２つの直列の空間的に 分離されたＭＯＳトランジスタの各ゲート電極を構成する。ｎ＋＋域４８及び５ ０（第２３図）は２つのそのようなＭＯＳトランジスタのソース／ドレイン領域 として、実効的に働く。

第２５図は第２３図に描かれたメモリーセル領域を示し、加えてここで述べた集 積回路デバイス構造の隣接した横方向部分を示す。当業者には周矧の通常の方法 で製作されるこれらの追加された部分は、ｎ＋ソース／ドレイン領域６８及びγ ０を含む。更に、中間誘電体層９０の標準的な堆積及び窓１３及び７５のパター ン形成の後、領域６８及び１０に接触が作られる。第２５図において、これらの 接触は簡単化した概略図で示されておシ、リード７２及び１４がそれぞれ誘電体 層９０中の窓７３及び１５を通じて、領域６８及び７０に電気的に接続されてい る。これらのリードは実際には導電性Ｘ方向ランナを構成し、それは描かれたメ モリアレイのＹ方向ワードラインから、空間的に分離され絶縁されている。これ らのＸ方向ランナは７レイのビットラインを構成する。

２つのＹ方向ワードライン６４及び６６（第２５図）は、多数のＭＯＳ）−ラン ジスタのゲート成極を構成する。

これらのメモリセル・トランジスタの２つが、例とじて第２５図に示されている 。１つのトランジスタはｎ＋ソース／ドレイン領域１０、ゲート電極６４及びｎ ＋　ソース／ドレイン領域４８から成る。図示されるように、ゲート電極６４は 領域４８に重なり、ゲート成極６６ｒｉ領域５０に重なる。ゲート電極の１．５ μｍの幅によシ、溝に対する位置合せ誤差が許容され、ドレインからソースへの 好ましくないパンチスルーを示さない最小デバイスチャネル長が保証される。

ここで考えているアレイ中の各メモリセルは、セル容量を含む。そのようなセル 容量のそれぞれは、実効的にたとえば第２５図に示された先に述べたトランジス タの左側の一つのソース／ドレイン領域４８に接続された要素容量の１つは、ｎ ＋＋域４８、誘電体層５４及び一実施例においてｐ＋形領領域１１電気的に接続 されたドープされたトリ層５６から成る。ｎ＋＋域４８に接続された他の要素容 量は、ｎ＋層４８及びやはシ領域１１に電気的に接続されたｐ形層１２によシ形 成された、ｎ＋−ｐ接の実効的容量を構成する。一方、たとえば領域１１は接地 のような基準電位の点に接続される。

同様に、第２５図に示された先に述べたトランジスタの一つのソース／ドレイン 領域５０も、２つの要素容量に実効的に並列に接続される。重要なことは、第５ 図に示された中心に配置された湾の左側及び右側の相対する壁にそれぞれ付随し た左側及び右側のトランジスタに接続された容量は、高濃度ドープ領域１１によ シ、実効的に相互に電気的に分離されていることである。たとえば窓接触７３の いずれかの側止の相対するセル構造は、それらの間隔が大きいため、相互作用し ない。

第２５図に描かれている具体的な実施例において、２つの追加された溝が示され ている。これらの左側及び右側の溝は先に述べた同心状に配置されたものと同一 である。２つのゲート電極又はＹ方向ワードライン１６及び７８は、そｎぞれ左 側の溝の相対する端部からはり出している。更に、ゲート電極又はＹ方向ワード ライン８０及び８２は、それぞれ右側の溝の相対する端部からはシ出している。

すると、ゲート電極７６．７８．８０及び８２は各ＭＯＳトランジスタの要素を 含む。従って、たとえば左側のトランジスタの右側の壁に付随したトランジスタ は、ｎ＋＋域８４、ゲート電極γ８及びｎ＋＋域７０を含む。Ｘ一方向ビットラ イン１４とともに領域７０は、ゲート電極Ｔ８を含むトランジスタとゲート電極 ６４を含む先に述べたトランジスタの間で共有される。

第２６図は第２３及び２４図のＸ−Ｙ面８８における矢印８６の方向の断面上面 図でるる。ポリ層５６及び誘電体層５４を含む１つの細長い溝の一部が、第２６ 図中に示されている。第２６図中の線８６及び８８は２つの最初に形成された溝 の相対する壁を茨わす。第２６図中に示されるように、複数の空間的に分離され たメモリセル容量が、そのような壁に沿って形成されている。

第２６図は本発明のＮ理に従い作られるアレイの一部の６個の同一の空間的に分 離されたメモリセル領域を示す一部切断面とした平面図でるる。第２３図中に示 された特定の領域に対応した第２６図の領域は、上のゲート酸化物層６０を表わ す一点鎖線によシ印さｎている。第２３図のｎ＋領域４８及び５０も、第２６図 中に示されている。加えて、第２３図の上の細長いワードライン又はゲート電極 ６４及び６６が、第２６図中に示されている。更に、第２５図中に描かれた窓γ ３及び１５も、第２６図中に表わされている。先に述べたように、Ｘ一方向ビッ トライン（第２６図中には示されていない）は、これらの窓を通して、第２５図 の下のソース／ドレイン領域６８及び７０に、それぞれ接している。

第２６図はまた本発明の原理に従って作られるメモリ７レイの一部の８個の同一 のセル間領域も示す。第２４図中に描かれた脣定の領域に対応する第２６図の領 域は、ｐ形チャンストップ領域５２を含むよう示されている。

その後の標準的な工程において、第２５及び２６図中に表わされたデバイス構造 は更に、完全なパッケージメモリアレイを形成するために、直線的で周知の方法 で処理される。本発明の原理に従い作られるそのようなアレイは、非常に高いセ ル密度及び有利な電気的特性を特徴とする。これらの特性は主としてここで具体 的に示した独特の溝容量構造から生じる。滑らかな壁を有するこの細長い溝構造 は、非常に高い容量、非常に高い容量密度、相対する壁の上の容量間の良好な混 気的分離を示し、容量の７レイ中では潜在的に問題を生じる可能性のめる角又は 端部が本質的に避けられる。

ＦＩＧ、４ ＦＩＧ、５ ＦＩＧ、７ ＦＩ１３．　９ ＦＩＧ、１１ 国際調査報告 ＡＮＮＥＸ　Ｔｏ　τＨΣ　ＩＮτＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰ ＯＲＴ　ＯＮ

Claims (1)

1. 【特許請求の範囲】 １．半導体基体を含むメモリアレイにおいて、前記基体中に複数の平行な空間的 に分離された細長い溝（２２）が含まれ、前記溝のそれぞれは２つの平坦な連続 した細長い相対する壁（２４，２６）を有し、空間的に分離された容量（４８， ５４，５６）はそのメモリーセル領域中の各溝の壁に沿い、各壁に沿つて隣接し た容量を電気的に相互に分離する手段（５２）が含まれることを特徴とするメモ リアレイ。 ２．請求の範囲第１項に記載されたメモリアレイにおいて、 相対する壁上の容量から、一つの溝の上の容量を電気的に分離する手段（１１） が更に含まれることを特徴とするメモリアレイ。 ３．請求の範囲第２項に記載されたメモリアレイにおいて、 前記容量のそれぞれは各溝壁上の誘電体層（５４）を含むことを特徴とするメモ リアレイ。 ４．請求の範囲第３項に記載されたメモリアレイにおいて、 前記誘電体層上と各溝を本質的に満す導電体材料（５６）が更に含まれることを 特徴とするメモリアレイ。 ５．請求の範囲第４項に記載されたメモリアレイにおいて、 前記基体のバルクは一伝導形を有し、前記メモリーセル領域中の溝壁にすぐ隣接 した前記基体の限定された広さの部分（４８，５０）は相対する伝導形を有する ことを特徴とするメモリアレイ。 ６．請求の範囲第５項に記載されたメモリアレイにおいて、 溝のメモリセル領域中の前記限定された広さの部分のそれぞれは、前記基体の表 面まで延びるが、相対する溝壁に沿つて直接反対側にある限定された広さの部分 と接触するため、溝の底に沿つては延びないことを特徴とするメモリアレイ。 ７．請求の範囲第６項に記載されたメモリアレイにおいて、 各溝壁に沿つたセル間領域中の前記最初に述ぺた分離手段は、前記一伝導形の部 分を含むことを特徴とするメモリアレイ。 ８．請求の範囲第７項に記載されたメモリアレイにおいて、 前記基体の表面上のゲート誘電体層（６０）及び各溝の相対する細長い端部に隣 接した前記ゲート誘電体層上の一対の細長い空間的に分離された導電性ゲート電 極（６４，６６）が含まれ、各ゲート電極の１つの端部は少くとも各限定された 広さの部分の表面領域の端部まで延び、前記ゲート電極に前記アレイのワードラ インを構成することを特徴とするメモリアレイ。 ９．請求の範囲第８項に記載されたメモリアレイにおいて、 各メモリセル領域の各側から横方向に延び、それから空間的に分離された前記基 体中の前記相対する伝導形のソース／ドレイン領域（６８，７０）が更に含まれ 、各前記ゲート電極の他端は少くともその各ソース／ドレイン部分の端部まで延 びることを特徴とするメモリアレイ。 １０．メモリアレイの製作方法において、前記方法は、 半導体基体中に細長い溝（２２）を形成し、前記溝のそれぞれは平坦な連続した 相対する壁（２２，２４）を有する工程、 各溝の各壁の上に複数の空間的に分離された電気的に分離された容量を形成する 工程、 及び前記基体中及び上に、それぞれ前記容量に電気的に接続されたスイツチング デバイス（７０，１２，４８）を形成する工程、 を含むことを特徴とする方法。 １１．請求の範囲第１０項に記載された方法において、各溝の底にのみ誘電体層 （２８）を形成する工程、各溝の全領域を、相対するドーパントの源となる材料 （３０）で洞す工程、 前記材料を各溝の空間的に分離されたセル間領域（第８図、ｈ）から除去する工 程、 前記残留材料からドーパントを各溝の下のメモリセル領域（４８，５０）中に追 いやり、前記ドープ領域は前記基体の表面まで延びる工程、 前記残留材料を前記溝から除去する工程、各溝の壁上に誘電体層（５４）を形成 する工程、各溝を導電性材料（５６）で満す工程、及び各メモリセル領域のドー プされた表面部分に接続するのに適した前記基体中及び上にスイツチングデバイ ス（７０，１１，４８）を形成する工程が含まれることを特徴とする方法。