JPS6074667A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体記憶装置、詳しくは１トランジスタ・１
キヤパシタ型ＭＯＳダイナミックメモリにおいて、１つ
の溝が２ビツトのキャパシタを形成する如くに構成し記
憶密度が向上したメモリセルに関する。

（２）技術の背景 （１） １トランジスタ・１キヤパシタ型のＭＯＳダイナミック
メモリにおいて、半導体基板に溝を掘ることによりセル
容量を増大させることは知られている（日経エレクトロ
ニクス（Ｎｏ、　３０６　）　１２　２０．１９８０の
７４頁以下に開示の［大容量ダイナミックＲＡＭに適し
た溝堀りキャパシタ・セルを試作」参照）。かかるメモ
リセルは第１図に断面図で示され、同図において、１は
ｐ型シリコン基板、２はシリコン基板１に選択性エツチ
ングにより形成された溝、３は絶縁膜（二酸化シリコン
（５ｉＯ２）膜）、４は溝２を埋める多結晶シリコン（
ポリシリコン）層、５は厚いフィールド酸化膜、６は絶
縁膜（５ｉＯ２）　、７と８はポリシリコンで同時に形
成されたワード線、９は例えば燐・シリケート・ガラス
（ＰＳＧ）の絶縁膜、１９はアルミニウム（Ａｔ）配線
層、１１はｎ＋型広拡散層示し、絶縁膜３が基板１内に
拡がることによってセル容量が増大する。なお図にＢで
示す範囲の領域に１トランジスタ・１キヤパシタ型メモ
リの１ビツトのキャパシタが構成される。

（２） （３）従来技術と問題点 前記した厚いフィールド酸化膜５は幅が２μｍ程度であ
って素子間分離の機能を果す。図示の素子の形成におい
ては、フィールド酸化膜５に対し溝２を位置合せするた
め図にｄで示す位置合せマージンをとらなければならな
い。かくして、図にＬｉで示す溝と溝の間隔は、 Ｌｉ−（フィールド酸化膜幅）＋２（位置合せマージン
ｄ）　、、、（１１ が必要である。

この位’ｆｔ合せマージンは溝２が正しい位置に形成さ
れるために必要なものであって、溝２が正しく位置ぎめ
されない場合には、第２図の断面図に示される如く溝２
の一部はフィールド酸化膜と重なって幅が小になり、そ
の結果選択性エツチングで溝を掘るとき溝の深さが小に
なり、前記したセル容量を十分大にとることができなく
なる。そのため位置合せマージンｄはどうしても必要に
なる。

更に図にｅで示す溝２とポリシリコン層４の図に見て左
端との位置合せマージン、図にｆで示す（３） ポリシリコン層４の左端とワードライン８の図に見て右
端との位置合せマージンもとらなければならない。

上記した理由で、第１図に示す従来の素子においてはセ
ル容量は増大するものの、真東積度が実現されない問題
がある。

（４）発明の目的 本発明は上記従来の問題に鑑み、■トランジスタ・１キ
ャパシタ型ＭＯＳダイナミックメモリにおいて、高密度
化され記憶密度が向上せしめられたメモリセル構造を提
供することを目的とする。

（５）発明の構成 そしてこの目的は本発明によれば、半導体基板に溝を掘
って容量容積を増大した１トランジスタ・１キャパシタ
型ＭＯＳダイナミックメモリセルにおいて、前記溝の片
側の隣にトランジスタが形成され、溝の片側とその隣の
トランジスタによって１ビツトのキャパシタが構成され
、溝の底部には半導体基板と同導電型のアイソレーショ
ン層が形成されてなることを特徴とする半導体記憶装置
を（４） 提供することによって達成される。

（６）発明の実施例 以下本発明実施例を図面によって詳説する。

本発明の実施例は第２図に示され、同図において、２１
はｐ型シリコン基板、２２は酸化膜（ＳｉＯ＋膜）、２
３はトランスファーゲートポリシリコン層、２４は溝、
２５はｐ＋型骨分離層アイソレーション）、２６は５Ｉ
０２膜、２７は対向電極ポリシリコン層４２Ｂはｎ＋型
型数散層２９は絶縁膜（ＰＳＧ膜）、３０はＡｌ配線層
（ビット線）をそれぞれ示す。

前記実施例においては、トランスファーゲート２３とポ
リシリコン層２７の図に見て左側に形成されるキャパシ
タとの間にｎ＋型型数散層作られていない。そして溝２
４の片側のみ、すなわち図にＢで示す範囲で１ビツトの
キャパシタを形成する。かくして、１つの溝２４で２ビ
ツトのキャパシタが形成可能となる。上記したＢの範囲
を第１図のＢの範囲と比較するとメモリセルの寸法は大
幅に縮小されたことが理解される。

第２図の実施例の製造方法を第３図の断面図を（５） 参照して説明する。

第３図（ａｌＨｐ型シリコン基板２１の表面に薄い酸化
膜２２を形成する。第３図ｆａ）は第４図の平面図にお
けるｌ−１１１の線に沿う断面図であって、シリコン基
板２１には溝４０が掘ってあり、溝４０の表面には第４
図のＶ−Ｖ線に沿う断面図である第５図に示される如く
ｐ＋型の拡散層４１が形成されており、また溝４０は５
ｉ０２で埋めである。かかる溝４０によって以下に説明
する素子は紙面に平行方向に互いに分離されている。

第３図（ｂ）：　次にトランスファーゲートを作るため
のポリシリコン層２３を堆積し、それを図示の如くパタ
ーニングする。

第３図（Ｃ）：　次いで、ポリシリコン層２３、ＳｉＯ
＋膜２２、シリコン基板を図示の如く異方性エツチング
でエツチングして溝２４を掘る。このとき、溝２４によ
ってポリシリコン層２３は二分されてトランスファーゲ
ート２３が形成される。このエツチングは前記のパター
ニングを利用するセルフアラインメント方式で実施され
うる。

（６） 第３図（ｄ）：　次いで例えばホろ素のイオン注入法に
よりイオン注入して（ドーズ量５　Ｘ　１０　ｃｍ　２
エネルギー２０　ＫｅＶ）　ｐ＋＋アイソレーション２
５を形成する。イオン注入においてイオンは基板のほぼ
垂直方向に進むから図示の如くにアイソレーション階２
５が形成される。次いでセルのキャパシタの絶縁膜２６
となる５ｉ０２膜を例えば熱酸化法によりて３００人程
コン膜厚に形成する。そのときトランスファーゲートの
露出部分にも酸化膜２６が形成される。

第３図（ｅ）：　溝２４をポリシリコン２７で埋め、そ
のとき堆積されたポリシリコン層をバターニングして対
向電極を形成する。次いでｎ＋型抵拡散層２Ｂ形成する
。なお前記のイオン注入およびポリシリコン層２７のパ
ターニングもセルフアラインメント方式で実施可能であ
る。

最後にＰＳＧ膜２９を成長し、ｎ＋型型数散層２８ため
のコンタクト窓を窓開きし、ＡＩ配線層（ビット線）３
０を形成すると第２図に示したメモリセルが得られる。

（７） （７）発明の効果 以上詳細に説明した如く、本発明によれば、半導体基板
に′溝が掘られた１トランジスタ・１キャパシタ型ＭＯ
Ｓグイナミソクメモリセルにおいて、溝の容量となる部
分とトランジスタとが直接接しており、かつ、溝の底に
はｐ＋型のアイソレーションが形成されていることによ
って、溝の左右それぞれに１ビツトのキャパシタが構成
されるので、セルサイズを大幅に縮小することが可能に
なる。

また本発明実施例の製造においてはすべてがセルフアラ
インメント方式でなされ、位置合せマージンによるセル
サイズの増大が防止される。このこともセルサイズの縮
小に効果大である。

【図面の簡単な説明】

第１図は従来の半導体基板に溝が掘られた１トランジス
タ・１キャパシタ型ＭＯＳダイナミックメモリセルの断
面図、第２図は本発明実施例の断面図、第３図は第２図
の装置を作る工程における同装置要部の断面図、第４図
は第３図ｆａｌに示したシリコン基板の平面図、第５図
は第４図のＶ−Ｖ線（８） に沿う断面図である。 ２１−ｐ型シリコン基板、２２・・−５ｉ０２膜、２３
・・−トランスファーゲート、２４−溝２５−・ｐ＋＋
アイソレーション、 ２６−・５ｉ０２膜、２７−ポリシリコン層、２８−ｎ
＋型型数散層２９−絶縁膜、３０−Ａρ配線層 （９） 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 半導体基板に溝を掘って容量容積を増大した１トランジ
   スタ・１キヤパシタ型ＭＯＳダイナミックメモリセルに
   おいて、前記溝の片側の隣にトランジスタが形成され、
   溝の片側とその隣のトランジスタによって１ビツトのキ
   ャパシタが構成され、溝の底部には半導体基板と同導電
   型のアイソレーシヨン層が形成されてなることを特徴と
   する半導体記憶装置。