JP2661156B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図、第２図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体メモリ装置、特に容量とスイッチング
トランジスタによりメモリセルが構成された半導体メモ
リ装置に関する。
トランジスタによりメモリセルが構成された半導体メモ
リ装置に関する。
（B.発明の概要） 本発明は、上記の半導体メモリ装置において、メモリ
セルのサイズを小さくし、ソフトエラーを生じにくく
し、ワードラインとビットラインの間の段差を小さくす
るため、 半導体基板上に半導体からなる柱状突起部を設け、該
柱状突起部にこれを上下に貫通する中空部を形成し、半
導体基板の該柱状突起部の下側にあたる部分を誘電体膜
を介して電極を囲んで容量を構成し、上記中空部に誘電
体膜を介して埋めたところのワードラインと一体のゲー
ト電極と上記柱状突起部に上下方向に離間して形成した
ソース、ドレインとによりスイッチングトランジスタを
構成したものである。
セルのサイズを小さくし、ソフトエラーを生じにくく
し、ワードラインとビットラインの間の段差を小さくす
るため、 半導体基板上に半導体からなる柱状突起部を設け、該
柱状突起部にこれを上下に貫通する中空部を形成し、半
導体基板の該柱状突起部の下側にあたる部分を誘電体膜
を介して電極を囲んで容量を構成し、上記中空部に誘電
体膜を介して埋めたところのワードラインと一体のゲー
ト電極と上記柱状突起部に上下方向に離間して形成した
ソース、ドレインとによりスイッチングトランジスタを
構成したものである。
（C.従来技術） ダイナミックRAMはそのほとんどがスイッチングトラ
ジスタと情報蓄積用の容量により一つのメモリセルが構
成されたタイプのものであり、記憶容量の増大という要
求に応えるためのメモリセルの微小化の一途を辿り、微
小化のための工夫によって種々の構造のものが現れてい
るが、月刊Semicondutor Worid（プレスジャーナル社）
1988年２月号「4M,16MDARAMの行方−積層容量と溝形容
量−」（31〜36頁）に記載されているように積層容量タ
イプのものと溝形容量タイプのものに大別することがで
きる。そして、積層容量タイプのものは、半導体基板の
上側において多結晶シリコン層にその表面部を加熱酸化
することにより形成した加熱酸化膜を介して別の多結晶
シリコン層を対向させて容量を形成したものであるが、
容量を構成するために多数の層を積むので縦段差が高く
なり、また、容量を成す誘電体膜が多結晶シリコンの熱
酸化により形成したシリコン酸化膜からなり、単結晶シ
リコンの加熱酸化により形成したシリコン酸化膜に比較
して絶縁耐圧が略２分の１程度と低く、しかも、容量を
充分に高くするにはそれの占有面積を広くなければなら
ず、セルのサイズを小さくすることが難しいという問題
がある。
ジスタと情報蓄積用の容量により一つのメモリセルが構
成されたタイプのものであり、記憶容量の増大という要
求に応えるためのメモリセルの微小化の一途を辿り、微
小化のための工夫によって種々の構造のものが現れてい
るが、月刊Semicondutor Worid（プレスジャーナル社）
1988年２月号「4M,16MDARAMの行方−積層容量と溝形容
量−」（31〜36頁）に記載されているように積層容量タ
イプのものと溝形容量タイプのものに大別することがで
きる。そして、積層容量タイプのものは、半導体基板の
上側において多結晶シリコン層にその表面部を加熱酸化
することにより形成した加熱酸化膜を介して別の多結晶
シリコン層を対向させて容量を形成したものであるが、
容量を構成するために多数の層を積むので縦段差が高く
なり、また、容量を成す誘電体膜が多結晶シリコンの熱
酸化により形成したシリコン酸化膜からなり、単結晶シ
リコンの加熱酸化により形成したシリコン酸化膜に比較
して絶縁耐圧が略２分の１程度と低く、しかも、容量を
充分に高くするにはそれの占有面積を広くなければなら
ず、セルのサイズを小さくすることが難しいという問題
がある。
それに対して、溝形容量タイプのものは、半導体基板
に溝を掘り、溝の側壁を加熱酸化して誘電体膜を形成
し、溝内を埋めた多結晶シリコンと基板とでMOS容量を
形成したものであり、溝を深くすることにより容量を大
きくすることができ、積層容量タイプのものに比較して
容量の単位占有面積当りの容量値を例えば約８倍に増大
することができる。しかして、1Mビットから5Mビット、
16MビットへとDRAMの記憶容量の増大の要求は強まる一
方であるが、溝形容量タイプは溝の側壁容量電極を形成
することにより単位占有面積当りの容量値の小さな容量
を得ることができるという利点を活かしてその記憶容量
増大の要求に応えてゆくことができると思われる。
に溝を掘り、溝の側壁を加熱酸化して誘電体膜を形成
し、溝内を埋めた多結晶シリコンと基板とでMOS容量を
形成したものであり、溝を深くすることにより容量を大
きくすることができ、積層容量タイプのものに比較して
容量の単位占有面積当りの容量値を例えば約８倍に増大
することができる。しかして、1Mビットから5Mビット、
16MビットへとDRAMの記憶容量の増大の要求は強まる一
方であるが、溝形容量タイプは溝の側壁容量電極を形成
することにより単位占有面積当りの容量値の小さな容量
を得ることができるという利点を活かしてその記憶容量
増大の要求に応えてゆくことができると思われる。
（D.発明が解決しようとする問題点） ところで、溝形容量タイプのものにも欠点がないわけ
ではない。先ず、溝形容量タイプのものは、半導体基板
に深く掘った溝の側壁が容量電極となるので、基板に奥
深く侵入したα線により発生した電荷にもろに襲われる
のでソフトエラーを起しやすいという問題がある。即
ち、容量の情報を蓄積する領域が半導体基板に対して広
いた状態に、謂わば開口が非常に広くなっており、ヘリ
ウム原子の侵入により半導体基板中で発生した正負の電
荷対のうち電子が集まりやすいのである。
ではない。先ず、溝形容量タイプのものは、半導体基板
に深く掘った溝の側壁が容量電極となるので、基板に奥
深く侵入したα線により発生した電荷にもろに襲われる
のでソフトエラーを起しやすいという問題がある。即
ち、容量の情報を蓄積する領域が半導体基板に対して広
いた状態に、謂わば開口が非常に広くなっており、ヘリ
ウム原子の侵入により半導体基板中で発生した正負の電
荷対のうち電子が集まりやすいのである。
また、積層容量タイプであるか溝形容量タイプである
かを問わず、従来のDRAMはワードラインが形成された凹
凸のある面を層間絶縁膜で覆ったうえで凹凸のはげしい
その層間絶縁表面上にビットラインがワードラインと上
から見て直交するように形成され、その間に険しい段差
が介在しているのでビットラインに断線が生じやすくな
るという問題を有していた。
かを問わず、従来のDRAMはワードラインが形成された凹
凸のある面を層間絶縁膜で覆ったうえで凹凸のはげしい
その層間絶縁表面上にビットラインがワードラインと上
から見て直交するように形成され、その間に険しい段差
が介在しているのでビットラインに断線が生じやすくな
るという問題を有していた。
そして、溝形容量タイプのDRAMは、容量の単位占有面
積当りの容量値を大きくすることができるといっても、
容量とスイッチングトランジスタとは半導体基板の異な
る場所を占有しており、そのことがメモリセルサイズの
微小化、集積度の向上を阻んでいた。
積当りの容量値を大きくすることができるといっても、
容量とスイッチングトランジスタとは半導体基板の異な
る場所を占有しており、そのことがメモリセルサイズの
微小化、集積度の向上を阻んでいた。
本発明はこのような問題点を解決すべく為されたもの
であり、メモリセルのサイズを小さくし、ソフトエラー
を生じにくくし、ワードラインとビットラインの間の段
差を小さくすることを目的とする。
であり、メモリセルのサイズを小さくし、ソフトエラー
を生じにくくし、ワードラインとビットラインの間の段
差を小さくすることを目的とする。
（E.問題点を解決するための手段） 本発明半導体メモリ装置は上記問題点を解決するた
め、半導体基板上に半導体からなる柱状突起部を設け、
該柱状突起部にこれを上下に貫通する中空部を形成し、
半導体基板の該柱状突起部の下側にあたる部分を誘電体
膜を介して電極を囲んで容量を構成し、上記中空部に誘
電体膜を介して埋めたところのワードラインと一体のゲ
ート電極と上記柱状突起部に上下方向に離間して形成し
たソース、ドレインによりスイッチングトランジスタを
構成したことを特徴とする。
め、半導体基板上に半導体からなる柱状突起部を設け、
該柱状突起部にこれを上下に貫通する中空部を形成し、
半導体基板の該柱状突起部の下側にあたる部分を誘電体
膜を介して電極を囲んで容量を構成し、上記中空部に誘
電体膜を介して埋めたところのワードラインと一体のゲ
ート電極と上記柱状突起部に上下方向に離間して形成し
たソース、ドレインによりスイッチングトランジスタを
構成したことを特徴とする。
（F.作用） 本発明半導体メモリ装置によれば、柱状突起部にスイ
ッチングトランジスタが形成され、その下方に容量が形
成されており、スイッチングトランジスタと容量の上か
ら見た位置が重なっている。従って、メモリセルのサイ
ズを非常に小さくすることができる。
ッチングトランジスタが形成され、その下方に容量が形
成されており、スイッチングトランジスタと容量の上か
ら見た位置が重なっている。従って、メモリセルのサイ
ズを非常に小さくすることができる。
そして、半導体基板の柱状突起部の下側にあたる部分
を誘電体膜を介して電極を囲むことによって容量が形成
されており、情報が蓄積される領域は溝形容量とは異な
り電極で囲まれている。従って、α線により生じたエレ
クトロンの侵入の可能性が少なくソフトエラーが発生し
にくい。
を誘電体膜を介して電極を囲むことによって容量が形成
されており、情報が蓄積される領域は溝形容量とは異な
り電極で囲まれている。従って、α線により生じたエレ
クトロンの侵入の可能性が少なくソフトエラーが発生し
にくい。
また、ビットラインを成すゲート電極を柱状突起部の
中空部に埋め込むことができ、ビットラインとワードラ
インとの間の段差を小さくすることができるので断線を
起きにくくすることができる。
中空部に埋め込むことができ、ビットラインとワードラ
インとの間の段差を小さくすることができるので断線を
起きにくくすることができる。
（G.実施例）［第１図、第２図］ 以下、本発明半導体メモリ装置を図示実施例に従って
詳細に説明する。
詳細に説明する。
第１図（Ａ）、（Ｂ）は本発明半導体メモリ装置の一
つの実施例を示すもので、同図（Ａ）は平面図、同図
（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図である。図
面において、１はp-型半導体基板、２は該半導体基板１
の表面上に各メモリセル毎に１つずつ形成された多結晶
シリコンからなる柱状突起部で、該柱状突起部２はそれ
を上下方向に貫通する中空部３を有しており、柱状突起
部２の中空部３に接する側の表面部には柱状突起部２を
成す多結晶シリコンの加熱酸化によりゲート絶縁膜４が
形成されている。５、５はMOSトランジスタの一方の電
極（ソース・ドレイン）を成す半導体領域、具体的には
容量に接続された方のn+型半導体領域で、柱状突起部２
と半導体基板１の境界部において互いに平行に第１図
（Ｂ）における紙面と垂直な方向に延びるように形成さ
れている。６はMOSトランジスタの他の方の電極（ソー
ス・ドレイン）を成す半導体領域、具体的にはビット線
に接続された方のn+型半導体領域で、柱状突起部２の上
端部においてリング状に形成されており、該半導体領域
６と上記一対の半導体領域５、５との間にスイッチング
MOSトランジスタのチャンネルが形成される。半導体領
域５、５の方を半導体領域６のようにリング状にしなか
ったのは、チャンネルを電気的に半導体基板１からフロ
ーティングさせないためである。７、７は該スイッチン
グMOSトランジスタのチャンネルである。８は上記中空
部３に埋め込まれた部分がゲート電極を成すワードライ
ンで、例えば多結晶シリコンからなる。
つの実施例を示すもので、同図（Ａ）は平面図、同図
（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図である。図
面において、１はp-型半導体基板、２は該半導体基板１
の表面上に各メモリセル毎に１つずつ形成された多結晶
シリコンからなる柱状突起部で、該柱状突起部２はそれ
を上下方向に貫通する中空部３を有しており、柱状突起
部２の中空部３に接する側の表面部には柱状突起部２を
成す多結晶シリコンの加熱酸化によりゲート絶縁膜４が
形成されている。５、５はMOSトランジスタの一方の電
極（ソース・ドレイン）を成す半導体領域、具体的には
容量に接続された方のn+型半導体領域で、柱状突起部２
と半導体基板１の境界部において互いに平行に第１図
（Ｂ）における紙面と垂直な方向に延びるように形成さ
れている。６はMOSトランジスタの他の方の電極（ソー
ス・ドレイン）を成す半導体領域、具体的にはビット線
に接続された方のn+型半導体領域で、柱状突起部２の上
端部においてリング状に形成されており、該半導体領域
６と上記一対の半導体領域５、５との間にスイッチング
MOSトランジスタのチャンネルが形成される。半導体領
域５、５の方を半導体領域６のようにリング状にしなか
ったのは、チャンネルを電気的に半導体基板１からフロ
ーティングさせないためである。７、７は該スイッチン
グMOSトランジスタのチャンネルである。８は上記中空
部３に埋め込まれた部分がゲート電極を成すワードライ
ンで、例えば多結晶シリコンからなる。
９は上記リング状のn+型半導体領域６に接続されたｎ
型不純物のドープされたビット線を成す半導体層で、サ
イドウォール技術を駆使して半導体領域６の側面と良好
な電気的導電性を保つように形成されている。10は該ビ
ット線を成す半導体層９の下地であるCVDSiO2膜、11は
その下地である熱酸化によるSiO2膜、12は該SiO2膜11の
下地であるプレートを成す不純物ドープ半導体層で、半
導体基板１の柱状突起部２の下側にあたる部分13を誘電
体膜である熱酸化によるSiO2膜14を介して囲繞してお
り、上記半導体部分13の半導体層12と対向する面が情報
蓄積領域15となる。16は半導体基板１の半導体層12の下
側にあたる部分の表面に形成されたチャンネルストッパ
である。17はCVDにより表面平坦化用SiO2膜10上に形成
されたSiO2膜で、上記ワードライン８は該SiO2膜17上を
走っている。
型不純物のドープされたビット線を成す半導体層で、サ
イドウォール技術を駆使して半導体領域６の側面と良好
な電気的導電性を保つように形成されている。10は該ビ
ット線を成す半導体層９の下地であるCVDSiO2膜、11は
その下地である熱酸化によるSiO2膜、12は該SiO2膜11の
下地であるプレートを成す不純物ドープ半導体層で、半
導体基板１の柱状突起部２の下側にあたる部分13を誘電
体膜である熱酸化によるSiO2膜14を介して囲繞してお
り、上記半導体部分13の半導体層12と対向する面が情報
蓄積領域15となる。16は半導体基板１の半導体層12の下
側にあたる部分の表面に形成されたチャンネルストッパ
である。17はCVDにより表面平坦化用SiO2膜10上に形成
されたSiO2膜で、上記ワードライン８は該SiO2膜17上を
走っている。
このような半導体メモリ装置は、柱状突起部２に上下
方向に離間するように形成された半導体領域５、５及び
半導体領域６と、柱状突起部２を上下方向に貫通する中
空部３を埋めるワードライン８によってスイッチング用
のMOSトランジスタが形成されており、そして、柱状突
起部２の下側の部分13と、これを誘電体膜たるSiO2膜14
を介して囲繞する半導体層12によってMOS容量が形成さ
れ、該MOS容量の情報蓄積領域はMOSトランジスタが縦方
向に形成された柱状突起部２の下側に位置して垂直に延
びている。従って、メモリセルの占有面積を非常に小さ
くすることができ、半導体メモリ装置の高集積化、大容
量化を図ることができる。
方向に離間するように形成された半導体領域５、５及び
半導体領域６と、柱状突起部２を上下方向に貫通する中
空部３を埋めるワードライン８によってスイッチング用
のMOSトランジスタが形成されており、そして、柱状突
起部２の下側の部分13と、これを誘電体膜たるSiO2膜14
を介して囲繞する半導体層12によってMOS容量が形成さ
れ、該MOS容量の情報蓄積領域はMOSトランジスタが縦方
向に形成された柱状突起部２の下側に位置して垂直に延
びている。従って、メモリセルの占有面積を非常に小さ
くすることができ、半導体メモリ装置の高集積化、大容
量化を図ることができる。
そして、情報が蓄積される領域は半導体層12に囲繞さ
れており、情報が蓄積される領域の半導体基板１の内部
からのα線によるエレクトロンの侵入に対する間口が従
来の溝形容量の場合に比較して非常に狭くなっており、
エレクトロンが侵入しにくい。従って、ソフトエラーが
生じにくい。
れており、情報が蓄積される領域の半導体基板１の内部
からのα線によるエレクトロンの侵入に対する間口が従
来の溝形容量の場合に比較して非常に狭くなっており、
エレクトロンが侵入しにくい。従って、ソフトエラーが
生じにくい。
また、ワードライン８はゲート電極となる部分が柱状
突起部２の中空部３に埋め込まれ、ビット線９が形成さ
れ且つCVDSiO2膜17によって平坦化された面上を走るよ
うにされており、ワードライン８とビットライン９との
配線段差が小さくビットライン９はワードライン８の下
側に位置している。従って、ビットラインのステップカ
バレッッジが悪く断線が起きやすいという従来の問題は
生じない。
突起部２の中空部３に埋め込まれ、ビット線９が形成さ
れ且つCVDSiO2膜17によって平坦化された面上を走るよ
うにされており、ワードライン８とビットライン９との
配線段差が小さくビットライン９はワードライン８の下
側に位置している。従って、ビットラインのステップカ
バレッッジが悪く断線が起きやすいという従来の問題は
生じない。
そして、ワードライン８を形成する際に柱状突起部２
の中空部３に埋まるようにすればその埋まった部分がそ
のままスイッチグ用MOSトランジスタのゲート電極とな
るので、ワードライン８の形成のためのマスク合せに関
してメモリセルサイズが小さくも要求される位置精度は
さほど高くなくて済む。従って、製造がしにくいという
ことはない。
の中空部３に埋まるようにすればその埋まった部分がそ
のままスイッチグ用MOSトランジスタのゲート電極とな
るので、ワードライン８の形成のためのマスク合せに関
してメモリセルサイズが小さくも要求される位置精度は
さほど高くなくて済む。従って、製造がしにくいという
ことはない。
第２図（Ａ）乃至（Ｍ）は第１図に示した半導体メモ
リ装置の製造方法の一例を工程順に示す断面図であり、
この図に従って半導体メモリ装置の製造方法を説明す
る。
リ装置の製造方法の一例を工程順に示す断面図であり、
この図に従って半導体メモリ装置の製造方法を説明す
る。
（Ａ）P-型半導体基板１の表面部にSiO2膜18をマスクと
してドナーを選択的に拡散することにより第２図（Ａ）
に示すように各メモリセル毎に一対ずつn+型の半導体領
域５を形成する。
してドナーを選択的に拡散することにより第２図（Ａ）
に示すように各メモリセル毎に一対ずつn+型の半導体領
域５を形成する。
（Ｂ）次に、上記SiO2膜18を除去し、半導体基板１の表
面上にSiN膜19をプラズマCVDにより形成し、該SiN膜19
をフォトエッチングすることにより第２図（Ｂ）に示す
ように一方のn+型半導体領域５の中央部から他方のn+型
半導体領域５の中央部に至る矩形領域上のみにSiN膜19
が残存するようにする。該SiN膜19は半導体メモリ装置
の柱状突起部２の中空部３となる部分を占有している。
面上にSiN膜19をプラズマCVDにより形成し、該SiN膜19
をフォトエッチングすることにより第２図（Ｂ）に示す
ように一方のn+型半導体領域５の中央部から他方のn+型
半導体領域５の中央部に至る矩形領域上のみにSiN膜19
が残存するようにする。該SiN膜19は半導体メモリ装置
の柱状突起部２の中空部３となる部分を占有している。
（Ｃ）次に、CVDにより第２図（Ｃ）に示すように半導
体基板１上に不純物がドープされていない多結晶シリコ
ン半導体層（厚さ２μｍ）２を形成する。
体基板１上に不純物がドープされていない多結晶シリコ
ン半導体層（厚さ２μｍ）２を形成する。
（Ｄ）次に、第２図（Ｄ）に示すようにRIEにより半導
体層２をエッチングすることにより上記SiN膜19の側面
にのみ半導体層２がサイドウォールとして残存するよう
にする。これにより、SiN膜19によって貫通されたシリ
コン半導体からなる柱状突起部２が形成されることにな
る。そして、このSiN膜19は後でエッチングされ、その
エッチングにより除去された部分が中空部３とされ、そ
こにワードラインであるシリコン半導体層が埋められて
ゲート電極となることになるが、これについては後で説
明する。
体層２をエッチングすることにより上記SiN膜19の側面
にのみ半導体層２がサイドウォールとして残存するよう
にする。これにより、SiN膜19によって貫通されたシリ
コン半導体からなる柱状突起部２が形成されることにな
る。そして、このSiN膜19は後でエッチングされ、その
エッチングにより除去された部分が中空部３とされ、そ
こにワードラインであるシリコン半導体層が埋められて
ゲート電極となることになるが、これについては後で説
明する。
（Ｅ）半導体層２がサイドウォールとして残存する状態
になってもRIEを終えずそのままRIEを続けて半導体基板
１を例えば２μｍ程度掘る。すると、第３図（Ｅ）に示
すように半導体基板１の柱状突起部２の下側にあたる部
分13が柱状に屹立した状態になる。
になってもRIEを終えずそのままRIEを続けて半導体基板
１を例えば２μｍ程度掘る。すると、第３図（Ｅ）に示
すように半導体基板１の柱状突起部２の下側にあたる部
分13が柱状に屹立した状態になる。
（Ｆ）次に、第３図（Ｆ）に示すようにアクセプタを半
導体基板１の表面部にイオン打込みする。このイオン打
込みはチャンネルストッパ16を形成するために行う。
導体基板１の表面部にイオン打込みする。このイオン打
込みはチャンネルストッパ16を形成するために行う。
（Ｇ）次に、半導体基板１及び柱状突起部２の外表面を
加熱酸化することにより第２図（Ｇ）に示すようにSiO2
膜14を形成する。該SiO2膜14は情報蓄積用のMOS容量の
誘電体膜となる。また、このとき上記工程（Ｆ）でイオ
ン打込みされた不純物がアニールされてチャンネルスト
ッパ16が、半導体基板１の柱状屹立部13以外の領域の表
面部に形成される。そして、半導体領域５、５は不純物
拡散により柱状突起部２内を上側に拡がる。
加熱酸化することにより第２図（Ｇ）に示すようにSiO2
膜14を形成する。該SiO2膜14は情報蓄積用のMOS容量の
誘電体膜となる。また、このとき上記工程（Ｆ）でイオ
ン打込みされた不純物がアニールされてチャンネルスト
ッパ16が、半導体基板１の柱状屹立部13以外の領域の表
面部に形成される。そして、半導体領域５、５は不純物
拡散により柱状突起部２内を上側に拡がる。
（Ｈ）次に、CVDにより不純物が添加されたシリコン半
導体層12（MOS容量のゲート電極を成すプレート）で半
導体基板１の上記工程（Ｅ）において掘られた部分を埋
める。第２図（Ｈ）は半導体層12形成後の状態を示す。
導体層12（MOS容量のゲート電極を成すプレート）で半
導体基板１の上記工程（Ｅ）において掘られた部分を埋
める。第２図（Ｈ）は半導体層12形成後の状態を示す。
（Ｉ）次に、半導体層12の表面部を加熱酸化することに
よりSiO2膜11を形成し、その後CVDによりSiO2膜10を形
成する。第２図（Ｉ）はSiO2膜10形成後の状態を示し、
SiO2膜10の表面の高さが柱状突起部２の高さよりも適宜
低くなるようにする。
よりSiO2膜11を形成し、その後CVDによりSiO2膜10を形
成する。第２図（Ｉ）はSiO2膜10形成後の状態を示し、
SiO2膜10の表面の高さが柱状突起部２の高さよりも適宜
低くなるようにする。
（Ｊ）次に、SiO2膜10のライトエッチングにより第２図
（Ｊ）に示すように柱状突起部２の上部側面を露出させ
る。
（Ｊ）に示すように柱状突起部２の上部側面を露出させ
る。
（Ｋ）次に、ドナーを含んだシリコン半導体層９をCVD
により形成し、該半導体層９を適宜マスクしたうえでRI
Eによるエッチング処理を施すことにより各柱状突起部
２のSiO2膜10から突出した部分の側面にサイドウォール
として残存させると共に同じ列の隣り合うサイドウォー
ル部分どうしが互いに接続されるようにする。上述のマ
スクとは半導体層９の隣り合うサイドウォール部分どう
しを互いに接続する部分をエッチングされないように覆
うマスクであり、このマスクがないと各メモリセルのス
イッチング用トランジスタのゲート電極が電気的に互い
に孤立してしまうことになる。つまりワードラインがメ
モリセル毎に切れてしまうことになる。但し、メモリセ
ルの列方向における間隔を適宜に狭くして半導体層９の
サイドウォールどうしが互いに接して電気的に接続され
るようにした場合には特にマスクを設けることなくRIE
しても良い。
により形成し、該半導体層９を適宜マスクしたうえでRI
Eによるエッチング処理を施すことにより各柱状突起部
２のSiO2膜10から突出した部分の側面にサイドウォール
として残存させると共に同じ列の隣り合うサイドウォー
ル部分どうしが互いに接続されるようにする。上述のマ
スクとは半導体層９の隣り合うサイドウォール部分どう
しを互いに接続する部分をエッチングされないように覆
うマスクであり、このマスクがないと各メモリセルのス
イッチング用トランジスタのゲート電極が電気的に互い
に孤立してしまうことになる。つまりワードラインがメ
モリセル毎に切れてしまうことになる。但し、メモリセ
ルの列方向における間隔を適宜に狭くして半導体層９の
サイドウォールどうしが互いに接して電気的に接続され
るようにした場合には特にマスクを設けることなくRIE
しても良い。
第２図（Ｋ）は半導体層９をサイドウォールとして柱
状突起部２のSiO2膜10から突出した部分の側面に残存さ
せた後の状態を示す。
状突起部２のSiO2膜10から突出した部分の側面に残存さ
せた後の状態を示す。
（Ｌ）次に、SiO2膜17をCVDにより形成し、柱状突起部
２を上下に貫ぬくSiN膜19をエッチングにより除去して
中空部３を形成する。その後、加熱酸化により柱状突起
部２の中空部３内側面にゲート絶縁膜４を形成する。す
ると、単にゲート絶縁膜４が形成されるだけでなく、半
導体層９内のドナーが柱状突起部２の上部に拡散して柱
状突起部２の上部にリング状のn+型半導体領域６が形成
される。第２図（Ｌ）はゲート絶縁膜４形成後の状態を
示す。
２を上下に貫ぬくSiN膜19をエッチングにより除去して
中空部３を形成する。その後、加熱酸化により柱状突起
部２の中空部３内側面にゲート絶縁膜４を形成する。す
ると、単にゲート絶縁膜４が形成されるだけでなく、半
導体層９内のドナーが柱状突起部２の上部に拡散して柱
状突起部２の上部にリング状のn+型半導体領域６が形成
される。第２図（Ｌ）はゲート絶縁膜４形成後の状態を
示す。
尚、SiO2膜17の形成後SiN膜19をエッチングして柱状
突起部２の中空部３内壁面を加熱酸化するのではなく、
先ず、SiN膜19をエッチングし、その後、柱状突起部２
の中空部３の内壁面を加熱酸化し、しかる後、SiO2膜17
を形成するようにしても良い。
突起部２の中空部３内壁面を加熱酸化するのではなく、
先ず、SiN膜19をエッチングし、その後、柱状突起部２
の中空部３の内壁面を加熱酸化し、しかる後、SiO2膜17
を形成するようにしても良い。
（Ｍ）次に、第２図に示すように不純物がドープされた
多結晶シリコンからなる半導体層８をCVDにより形成
し、これをパターニングしてワードライン８とする。
多結晶シリコンからなる半導体層８をCVDにより形成
し、これをパターニングしてワードライン８とする。
尚、ワードライン８をポリサイド構造にし、ビットラ
イン９をアルミニウムにより形成する等本発明には種々
のバリエーションが考えられる。
イン９をアルミニウムにより形成する等本発明には種々
のバリエーションが考えられる。
（H.発明の効果） 以上に述べたように、本発明半導体メモリ装置は、半
導体基板上に各メモリセル毎に半導体からなる柱状突起
部が設けられ、該各柱状突起部にはそれを上下方向に貫
通する中空部が形成され、メモリセルを構成する容量
が、半導体基板の上記柱状突起部の下側にあたる部分
と、該部分を誘電体膜を介して囲む電極により構成さ
れ、そして、スイッチングトランジスタが、上記柱状突
起部の中空部にゲート絶縁膜を介して埋め込まれたワー
ドラインを成すゲート電極と、柱状突起部に上下方向に
離間して形成されたソース、ドレインにより構成された
ことを特徴とするものである。
導体基板上に各メモリセル毎に半導体からなる柱状突起
部が設けられ、該各柱状突起部にはそれを上下方向に貫
通する中空部が形成され、メモリセルを構成する容量
が、半導体基板の上記柱状突起部の下側にあたる部分
と、該部分を誘電体膜を介して囲む電極により構成さ
れ、そして、スイッチングトランジスタが、上記柱状突
起部の中空部にゲート絶縁膜を介して埋め込まれたワー
ドラインを成すゲート電極と、柱状突起部に上下方向に
離間して形成されたソース、ドレインにより構成された
ことを特徴とするものである。
従って、本発明半導体メモリ装置によれば、柱状突起
部にスイッチングトランジスタが形成され、その下方に
容量が形成されており、スイッチングトランジスタと容
量の上から見た位置が重なっている。従って、メモリセ
ルのサイズを非常に小さくすることができる。
部にスイッチングトランジスタが形成され、その下方に
容量が形成されており、スイッチングトランジスタと容
量の上から見た位置が重なっている。従って、メモリセ
ルのサイズを非常に小さくすることができる。
そして、半導体基板の柱状突起部の下側にあたる部分
を誘電体膜を介して電極を囲むことによって容量が形成
されており、情報が蓄積される領域は溝形容量とは異な
り電極で囲まれている。従って、α線によるエレクトロ
ンの侵入の可能性が少なくソフトエラーが発生しにく
い。
を誘電体膜を介して電極を囲むことによって容量が形成
されており、情報が蓄積される領域は溝形容量とは異な
り電極で囲まれている。従って、α線によるエレクトロ
ンの侵入の可能性が少なくソフトエラーが発生しにく
い。
また、ビットラインを成すゲート電極を柱状突起部の
中空部に埋め込むことができ、ビットラインとワードラ
インとの間の段差を小さくすることができ、延いては断
線を起きないようにすることができる。
中空部に埋め込むことができ、ビットラインとワードラ
インとの間の段差を小さくすることができ、延いては断
線を起きないようにすることができる。
第１図（Ａ）、（Ｂ）は本発明半導体メモリ装置の一つ
の実施例を示すもので、同図（Ａ）は平面図、同図
（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図、第２図
（Ａ）乃至（Ｍ）は第１図に示した半導体メモリ装置の
製造方法の一例を工程順に示す断面図である。 符号の説明 １……半導体基板、２……柱状突起部、 ３……中空部、４……ゲート絶縁膜、 ５、６……ソース・ドレイン、 ８……ゲート電極（ワードライン）、 ９……ビットライン、 13……中空部の下側にあたる部分、 14……誘電体膜。
の実施例を示すもので、同図（Ａ）は平面図、同図
（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図、第２図
（Ａ）乃至（Ｍ）は第１図に示した半導体メモリ装置の
製造方法の一例を工程順に示す断面図である。 符号の説明 １……半導体基板、２……柱状突起部、 ３……中空部、４……ゲート絶縁膜、 ５、６……ソース・ドレイン、 ８……ゲート電極（ワードライン）、 ９……ビットライン、 13……中空部の下側にあたる部分、 14……誘電体膜。
Claims (1)
- 【請求項１】容量とスイッチングトラジスタでメモリセ
ルが構成された半導体メモリ装置において、 半導体基板上に各メモリセル毎に半導体からなる柱状突
起部が設けられ、 上記各柱状突起部にはそれを上下方向に貫通する中空部
が形成され、 上記容量が、半導体基板の上記柱状突起部の下側にあた
る部分と、該部分を誘電体膜を介して囲む電極により構
成され、 上記スイッチングトランジスタが、上記柱状突起部の中
空部にゲート絶縁膜を介して埋め込まれたゲート電極
と、柱状突起部に上下方向に離間して形成されたソー
ス、ドレインにより構成された ことを特徴とする半導体メモリ装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175685A JP2661156B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175685A JP2661156B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226066A JPH0226066A (ja) | 1990-01-29 |
| JP2661156B2 true JP2661156B2 (ja) | 1997-10-08 |
Family
ID=16000448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175685A Expired - Fee Related JP2661156B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661156B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276343A (en) * | 1990-04-21 | 1994-01-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a bit line constituted by a semiconductor layer |
| JP3197134B2 (ja) * | 1994-01-18 | 2001-08-13 | 株式会社東芝 | 半導体装置 |
| DE10011889A1 (de) * | 2000-03-07 | 2001-09-20 | Infineon Technologies Ag | Speicherzelle mit Graben und Verfahren zu ihrer Herstellung |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829017A (en) * | 1986-09-25 | 1989-05-09 | Texas Instruments Incorporated | Method for lubricating a high capacity dram cell |
| JPH01149454A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH01298760A (ja) * | 1988-05-26 | 1989-12-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-07-14 JP JP63175685A patent/JP2661156B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226066A (ja) | 1990-01-29 |
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|---|---|---|---|
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