JP2574231B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- insulating film
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000003990 capacitor Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 230000005260 alpha ray Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ装置、詳しくは、ダイナミック
ランダム・アクセス・メモリ（以下、DRAMと略す）の構
成要素に関するものである。
ランダム・アクセス・メモリ（以下、DRAMと略す）の構
成要素に関するものである。
従来の技術 近年、半導体メモリ装置の高密度化が進み、特にDRAM
の高集積化，大容量化は著しい。このようなDRAMの発展
はそのチップサイズの半分以上の面積を占めるメモリセ
ルの高密度化技術の発展に負う所が大きい。メモリセル
の高密度化は、立体構造の提案によって、一段と促進さ
れ、この種の代表的例が第２図の要部断面図で示される
トレンチ構造のMOS型DRAM用メモリセルである。第２図
において、１はビットラインを形成するドレイン、２は
信号読み出し用トランスファゲートを構成するMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成する例え
ばポリシリコンで形成されたゲート電極、４はメモリセ
ルのソース拡散部、５はメモリセルのキャパシタを構成
する絶縁膜、６はセルプレートを形成するポリシリコン
を用いたプレート電極、７はセル間分離用厚膜、８は基
板、10は層間絶縁膜である。これはいわゆるトレンチ構
造といわれるメモリセル構造の１例である。この構造
は、トレンチを基板８の深さ方向に形成するため、トレ
ンチ深さの制御により蓄積用容量もメモリセルとして必
要とされる値（50fF以上必要と一般にいわれている。）
を充分確保できる。また、この構造においては、トレン
チを単に信号蓄積キャパシタとしてだけでなく素子分離
にも利用しておき、セル間分離用厚膜７を厚くとること
によりセル間リーク電流を充分低くすることができる。
の高集積化，大容量化は著しい。このようなDRAMの発展
はそのチップサイズの半分以上の面積を占めるメモリセ
ルの高密度化技術の発展に負う所が大きい。メモリセル
の高密度化は、立体構造の提案によって、一段と促進さ
れ、この種の代表的例が第２図の要部断面図で示される
トレンチ構造のMOS型DRAM用メモリセルである。第２図
において、１はビットラインを形成するドレイン、２は
信号読み出し用トランスファゲートを構成するMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成する例え
ばポリシリコンで形成されたゲート電極、４はメモリセ
ルのソース拡散部、５はメモリセルのキャパシタを構成
する絶縁膜、６はセルプレートを形成するポリシリコン
を用いたプレート電極、７はセル間分離用厚膜、８は基
板、10は層間絶縁膜である。これはいわゆるトレンチ構
造といわれるメモリセル構造の１例である。この構造
は、トレンチを基板８の深さ方向に形成するため、トレ
ンチ深さの制御により蓄積用容量もメモリセルとして必
要とされる値（50fF以上必要と一般にいわれている。）
を充分確保できる。また、この構造においては、トレン
チを単に信号蓄積キャパシタとしてだけでなく素子分離
にも利用しておき、セル間分離用厚膜７を厚くとること
によりセル間リーク電流を充分低くすることができる。
また、立体化構造セルの別の一例として、スタックト
構造があり、これは第３図に示す様な構成である。（例
えば、1985,6,3,日経エレクトロニクス,P209〜231）第
３図において、１はビットラインを形成するドレイン、
２は信号読み出し用トランスファゲートとなるMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成する、例
えばポリシリコンで形成されたゲート電極、４はメモリ
セルのソース拡散部、５はメモリセルのキャパシタを構
成する絶縁膜、６はセルプレートを形成するポリシリコ
ンを用いたプレート電極、７はセル間分離用厚膜、８は
基板、９はメモリセルのソース部を構成する導電性電
極、10は層間絶縁膜である。キャパシタは、プレート電
極６と導電性電極９との間に形成され、同電極９のワー
ド線上の部分や側面部をキャパシタとして利用できるこ
とによる容量の増加が得られる。また、α線ソフトエラ
ーは、メモリセルのソース部下のpn接合領域に形成され
る空乏層をα粒子が通過することにより生ずるが、この
スタックト構造では、メモリセルのソース拡散部と基板
との間のpn接合領域が、前述のトレンチ構成メモリセル
に比べて非常に小さく、そのためα線ソフトエラーに対
して極めて強い。
構造があり、これは第３図に示す様な構成である。（例
えば、1985,6,3,日経エレクトロニクス,P209〜231）第
３図において、１はビットラインを形成するドレイン、
２は信号読み出し用トランスファゲートとなるMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成する、例
えばポリシリコンで形成されたゲート電極、４はメモリ
セルのソース拡散部、５はメモリセルのキャパシタを構
成する絶縁膜、６はセルプレートを形成するポリシリコ
ンを用いたプレート電極、７はセル間分離用厚膜、８は
基板、９はメモリセルのソース部を構成する導電性電
極、10は層間絶縁膜である。キャパシタは、プレート電
極６と導電性電極９との間に形成され、同電極９のワー
ド線上の部分や側面部をキャパシタとして利用できるこ
とによる容量の増加が得られる。また、α線ソフトエラ
ーは、メモリセルのソース部下のpn接合領域に形成され
る空乏層をα粒子が通過することにより生ずるが、この
スタックト構造では、メモリセルのソース拡散部と基板
との間のpn接合領域が、前述のトレンチ構成メモリセル
に比べて非常に小さく、そのためα線ソフトエラーに対
して極めて強い。
発明が解決しようとする問題点 このような従来の構成では、トレンチ構造，スタック
ト構造のそれぞれについて次の様な問題があった。
ト構造のそれぞれについて次の様な問題があった。
まず、トレンチ構造のメモリセルは、蓄積容量につい
ては大きな値が得られるが、基板深部にトレンチを埋込
んでいるため、プレート電極下の基板中の空乏層が大き
くなり、α層ソフトエラー率が同一容量の平面型セルに
比べて、一桁以上も大きくなる。そのため、α線ソフト
エラー率を低くするにはセル面積を大きくしなければな
らず、結局、高集積化には不利となってしまう。
ては大きな値が得られるが、基板深部にトレンチを埋込
んでいるため、プレート電極下の基板中の空乏層が大き
くなり、α層ソフトエラー率が同一容量の平面型セルに
比べて、一桁以上も大きくなる。そのため、α線ソフト
エラー率を低くするにはセル面積を大きくしなければな
らず、結局、高集積化には不利となってしまう。
これに対し、トレンチの側面及び下側にイオン打ち込
みにより、いわゆるHi−Ｃセルとして、空乏層の伸びを
押える事もできるが、高濃度注入の結果としてリーク電
流の増大や、プロセスの複雑化などが生じ、実用上問題
がある。また、トレンチの面にそって、薄い絶縁膜を形
成する必要があるが、トレンチの面の結晶軸に対する方
位によって、絶縁膜（例えばSiO2）の酸化レートが異な
り、一様な厚さの絶縁膜を成長させることが難しく、絶
縁耐圧のばらつきと低下が生じ、実用上問題となってい
る。
みにより、いわゆるHi−Ｃセルとして、空乏層の伸びを
押える事もできるが、高濃度注入の結果としてリーク電
流の増大や、プロセスの複雑化などが生じ、実用上問題
がある。また、トレンチの面にそって、薄い絶縁膜を形
成する必要があるが、トレンチの面の結晶軸に対する方
位によって、絶縁膜（例えばSiO2）の酸化レートが異な
り、一様な厚さの絶縁膜を成長させることが難しく、絶
縁耐圧のばらつきと低下が生じ、実用上問題となってい
る。
また、メモリセルのキャパシタを構成する絶縁膜の誘
電率の増大と絶縁耐圧の増大の両立のために、前記絶縁
膜にSi2N3とSiO2との多層構造を用いる必要があるが、
トレンチ内壁を構成する基板の単結晶シリコンは、Si2N
3のストレスによる影響が大きく、多絶縁膜の安定形成
が困難である。
電率の増大と絶縁耐圧の増大の両立のために、前記絶縁
膜にSi2N3とSiO2との多層構造を用いる必要があるが、
トレンチ内壁を構成する基板の単結晶シリコンは、Si2N
3のストレスによる影響が大きく、多絶縁膜の安定形成
が困難である。
これらの問題は、高集積化大量化を更に推し進める際
には、一層重大な障害となる。
には、一層重大な障害となる。
一方、スタックト構造は、メモリセルのソース拡散部
と基板とのpn接合部の領域が小さく、そのため、ソフト
エラーに強いという利点をもつ。また素子分離幅が平面
型セルに比べて大きく取れ、素子間リークを押えること
ができる。しかし、その構造上メモリセル容量の増大に
限界があり、素子の微細化高集積化に伴ってメモリセル
容量が不足する。
と基板とのpn接合部の領域が小さく、そのため、ソフト
エラーに強いという利点をもつ。また素子分離幅が平面
型セルに比べて大きく取れ、素子間リークを押えること
ができる。しかし、その構造上メモリセル容量の増大に
限界があり、素子の微細化高集積化に伴ってメモリセル
容量が不足する。
本発明はこのような問題点を解決するもので、蓄積容
量の増大を実現し、高集積化，大容量化が可能で、ソフ
トエラー率，リーク電流が大幅に低減し、キャパシタを
構成する絶縁膜の形成が容易なメモリセル構造を備えた
半導体メモリ装置を提供することを目的としたものであ
る。
量の増大を実現し、高集積化，大容量化が可能で、ソフ
トエラー率，リーク電流が大幅に低減し、キャパシタを
構成する絶縁膜の形成が容易なメモリセル構造を備えた
半導体メモリ装置を提供することを目的としたものであ
る。
問題点を解決するための手段 この問題点を解決するために本発明は、隣接するセル
間にトレンチが形成され、前記トレンチの内壁、底部及
びトレンチ構造部の周辺の半導体基板上に素子分離用絶
縁膜が形成され、この上に、スタックト構造のプレート
となるプレート電極、誘電体膜およびメモリセルのソー
ス部を構成する導電性の電極となるキャパシタ用電極が
形成され、そして隣接するセル同志の電気的分離を前記
キャパシタ用電極の分割により行うものである。
間にトレンチが形成され、前記トレンチの内壁、底部及
びトレンチ構造部の周辺の半導体基板上に素子分離用絶
縁膜が形成され、この上に、スタックト構造のプレート
となるプレート電極、誘電体膜およびメモリセルのソー
ス部を構成する導電性の電極となるキャパシタ用電極が
形成され、そして隣接するセル同志の電気的分離を前記
キャパシタ用電極の分割により行うものである。
作 用 本発明によると、トレンチ構造部にスタックト構造に
おけるプレート電極を設け、キャパシタ部を実効的に大
きくすることができる。また、トレンチ構造部に配設し
た多結晶シリコンによるプレート電極の表面を酸化させ
てキャパシタ用誘電体膜とするので、厚みも均一性がよ
く、特性の安定化が可能である。
おけるプレート電極を設け、キャパシタ部を実効的に大
きくすることができる。また、トレンチ構造部に配設し
た多結晶シリコンによるプレート電極の表面を酸化させ
てキャパシタ用誘電体膜とするので、厚みも均一性がよ
く、特性の安定化が可能である。
実施例 第１図は本発明の一実施例による半導体メモリ装置の
メモリセル部の要部断面図である。第１図において、１
はビットラインを形成するドレイン、２は信号読み出し
用トランスファゲートを構成するMOSトランジスタのゲ
ート酸化膜、３はワード線を構成する多結晶シリコンで
形成されたゲート電極、４はメモリセルのソース拡散
部、５はメモリセルのキャパシタを構成するSiO2絶縁
膜、６はセルプレートを形成する多結晶シリコンを用い
たプレート電極、７はトレンチ構造部の内壁、底面及び
トレンチ構造部の周辺の半導体基板上に形成されたセル
間分離用絶縁膜、８は基板、９はメモリセルのソース部
を形成する多結晶シリコンを用いた導電性電極（キャパ
シタ用電極）、10は層間絶縁膜である。キャパシタはプ
レート電極６と、メモリセルのソース部に接触（結合）
された導電性電極９との間に形成される。
メモリセル部の要部断面図である。第１図において、１
はビットラインを形成するドレイン、２は信号読み出し
用トランスファゲートを構成するMOSトランジスタのゲ
ート酸化膜、３はワード線を構成する多結晶シリコンで
形成されたゲート電極、４はメモリセルのソース拡散
部、５はメモリセルのキャパシタを構成するSiO2絶縁
膜、６はセルプレートを形成する多結晶シリコンを用い
たプレート電極、７はトレンチ構造部の内壁、底面及び
トレンチ構造部の周辺の半導体基板上に形成されたセル
間分離用絶縁膜、８は基板、９はメモリセルのソース部
を形成する多結晶シリコンを用いた導電性電極（キャパ
シタ用電極）、10は層間絶縁膜である。キャパシタはプ
レート電極６と、メモリセルのソース部に接触（結合）
された導電性電極９との間に形成される。
この構造は、図面からもわかるように、キャパシタ用
の導電性電極９がトレンチ構造部の内部で分割され、同
トレンチ内で、隣接する各キャパシタが形成されてい
る。
の導電性電極９がトレンチ構造部の内部で分割され、同
トレンチ内で、隣接する各キャパシタが形成されてい
る。
この構成により、次の様な効果がある。
蓄積容量がトレンチ内に埋め込まれた部分とそれ以外
のトレンチ構造部の周辺の半導体基板上に形成された平
面上の部分から成っており、さらにトレンチ内の部分
は、多結晶シリコンのプレート電極９がキャパシタとな
るために容量が極めて増大する。同じセル面積，同じト
レンチ深さの従来例トレンチ構造のものと比較しても、
セル容量は倍以上となる。たとえば、セル面積が８μm2
の場合、トレンチ深さを３μｍとることによりセル容量
は160fFとることができ、セル面積が５μm2の場合に
は、同じくトレンチ深さを３μｍとして、セル容量を11
0fFとることができ、これらの結果は、いずれも、１つ
のメモリセルに最低必要とされる容量の50fFを充分に満
たすことができる。
のトレンチ構造部の周辺の半導体基板上に形成された平
面上の部分から成っており、さらにトレンチ内の部分
は、多結晶シリコンのプレート電極９がキャパシタとな
るために容量が極めて増大する。同じセル面積，同じト
レンチ深さの従来例トレンチ構造のものと比較しても、
セル容量は倍以上となる。たとえば、セル面積が８μm2
の場合、トレンチ深さを３μｍとることによりセル容量
は160fFとることができ、セル面積が５μm2の場合に
は、同じくトレンチ深さを３μｍとして、セル容量を11
0fFとることができ、これらの結果は、いずれも、１つ
のメモリセルに最低必要とされる容量の50fFを充分に満
たすことができる。
また、ソース部の面積を設計上、あるいはプロセス技
術上許容できる限り小さくすることにより、メモリセル
のソース拡散部と基板との間のpn接合領域を小さくする
ことができるため、メモリセルのリーク電流を極めて小
さくとることができる。また、前記pn接合領域が小さい
ため、それに伴う空乏層も非常に小さくなり、これによ
り、α線ソフトエラーを抜本的に低減させることができ
る。加えてキャパシタとなる薄い絶縁膜を形成する場
合、多結晶シリコンの酸化レートは方位に依存せず一様
は厚さの絶縁膜を成長させることができ、絶縁耐圧のば
らつきと低下を押えることができる。さらに、メモリセ
ルのキャパシタを構成する絶縁膜としてSi2N3とSiO2と
の多層構造を用いた場合でも、メモリセルのキャパシタ
を構成するプレート電極６および導電性電極９を多結晶
シリコンで形成すれば、Si2N3のストレスによる影響を
吸収できることにより多層絶縁膜の安定形成に極めて有
利となる。
術上許容できる限り小さくすることにより、メモリセル
のソース拡散部と基板との間のpn接合領域を小さくする
ことができるため、メモリセルのリーク電流を極めて小
さくとることができる。また、前記pn接合領域が小さい
ため、それに伴う空乏層も非常に小さくなり、これによ
り、α線ソフトエラーを抜本的に低減させることができ
る。加えてキャパシタとなる薄い絶縁膜を形成する場
合、多結晶シリコンの酸化レートは方位に依存せず一様
は厚さの絶縁膜を成長させることができ、絶縁耐圧のば
らつきと低下を押えることができる。さらに、メモリセ
ルのキャパシタを構成する絶縁膜としてSi2N3とSiO2と
の多層構造を用いた場合でも、メモリセルのキャパシタ
を構成するプレート電極６および導電性電極９を多結晶
シリコンで形成すれば、Si2N3のストレスによる影響を
吸収できることにより多層絶縁膜の安定形成に極めて有
利となる。
発明の効果 以上の様に、本発明によれば、半導体メモリ装置は蓄
積容量を極めて大きくできるばかりでなく、ソフトエラ
ー率及びリーク電流を抜本的に低減でき、プロセス上絶
縁薄膜の形成も容易となる。従って本発明は半導体メモ
リ装置の一層の高集積化，大容量化を極めて容易に実現
させるという効果が得られる。
積容量を極めて大きくできるばかりでなく、ソフトエラ
ー率及びリーク電流を抜本的に低減でき、プロセス上絶
縁薄膜の形成も容易となる。従って本発明は半導体メモ
リ装置の一層の高集積化，大容量化を極めて容易に実現
させるという効果が得られる。
第１図は本発明の一実施例による半導体メモリセル部を
示す要部断面図、第２図は従来のトレンチ構造の１例で
あるメモリセルを示す要部断面図、第３図は従来のスタ
ックト構造メモリセルを示す要部断面図である。 １……ビットラインを形成するドレイン、２……ゲート
絶縁膜、３……ワードラインを形成するゲート電極、４
……メモリセルのソース拡散部、５……メモリセルのキ
ャパシタを構成する絶縁膜、６……プレート電極、７…
…分離用絶縁膜、８……基板、９……メモリセルのソー
ス部を構成する導電性電極（キャパシタ用電極）、10…
…層間絶縁膜。
示す要部断面図、第２図は従来のトレンチ構造の１例で
あるメモリセルを示す要部断面図、第３図は従来のスタ
ックト構造メモリセルを示す要部断面図である。 １……ビットラインを形成するドレイン、２……ゲート
絶縁膜、３……ワードラインを形成するゲート電極、４
……メモリセルのソース拡散部、５……メモリセルのキ
ャパシタを構成する絶縁膜、６……プレート電極、７…
…分離用絶縁膜、８……基板、９……メモリセルのソー
ス部を構成する導電性電極（キャパシタ用電極）、10…
…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−141262（ＪＰ，Ａ) 特開 昭58−213460（ＪＰ，Ａ) 特開 昭59−191374（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板の表面にMOS型トランジスタお
よび前記MOS型トランジスタに結合されたキャパシタを
そなえ、前記キャパシタは、前記トレンチ構造部および
前記トレンチ構造部の周辺半導体基板上に設けられた素
子間分離用絶縁膜を介して形成されたプレート電極と、
前記プレート電極上に形成された誘電体膜と、前記電体
膜の上に形成され前記MOS型トランジスタのソース傾域
に接続されたキャパシタ用電極とからなり、前記トレン
チ構造部の底部でのプレート電極は凸部をなし、前記底
部での前記誘導体膜および前記キャパシタ電極は前記凸
部に沿って形成され、かつ、前記トレンチ構造部での前
記キャパシタ電極が分離されていることを特徴とする半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271865A JP2574231B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271865A JP2574231B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131563A JPS62131563A (ja) | 1987-06-13 |
| JP2574231B2 true JP2574231B2 (ja) | 1997-01-22 |
Family
ID=17505972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271865A Expired - Lifetime JP2574231B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574231B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642364B2 (ja) * | 1987-12-03 | 1997-08-20 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JPH0254575A (ja) * | 1988-08-18 | 1990-02-23 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JP2854012B2 (ja) * | 1989-02-28 | 1999-02-03 | 東芝シリコーン株式会社 | 二軸配向ポリエステルフィルム |
| JP2795549B2 (ja) * | 1991-03-13 | 1998-09-10 | シャープ株式会社 | ダイナミックｒａｍ及びその製造法 |
| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
-
1985
- 1985-12-03 JP JP60271865A patent/JP2574231B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62131563A (ja) | 1987-06-13 |
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