JPS61234557A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS61234557A JPS61234557A JP60077145A JP7714585A JPS61234557A JP S61234557 A JPS61234557 A JP S61234557A JP 60077145 A JP60077145 A JP 60077145A JP 7714585 A JP7714585 A JP 7714585A JP S61234557 A JPS61234557 A JP S61234557A
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- forming
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電荷蓄積部である容量部と絶縁ゲート電界効
果トランジスタを含んでなる半導体記憶装置およびその
製造方法に関するものである。
果トランジスタを含んでなる半導体記憶装置およびその
製造方法に関するものである。
（従来の技術）
電荷の形で二進情報を貯厳する半導体メモリセルはセル
面積が小さいｔめ、高集積、大容量、メモリセルとして
優れている。特にメモリセルとして一つのトランジスタ
と一つの容量とからなるメモリセル（以下、ＩＴＩｃセ
ルという。）は、構成要素も少なく、セル面積も小さい
ため高集積メモリ用メモリセルとして重要である。とこ
ろでメモリの高集積化によるメモリセルサイズの縮小に
伴い、１ＴＩＣセル構造における容量部面積が減少して
きている。そして容量部面積の減少による記憶電荷量の
減少は、耐α粒子問題、センスアップの感度の劣化を引
き起す。
面積が小さいｔめ、高集積、大容量、メモリセルとして
優れている。特にメモリセルとして一つのトランジスタ
と一つの容量とからなるメモリセル（以下、ＩＴＩｃセ
ルという。）は、構成要素も少なく、セル面積も小さい
ため高集積メモリ用メモリセルとして重要である。とこ
ろでメモリの高集積化によるメモリセルサイズの縮小に
伴い、１ＴＩＣセル構造における容量部面積が減少して
きている。そして容量部面積の減少による記憶電荷量の
減少は、耐α粒子問題、センスアップの感度の劣化を引
き起す。
従来、この上うな問題点を解決する究め、メモリセル面
積の縮小にもかかわらず大きな記憶容量部を形成する方
法が知られている。たとえば国際固体素子会議（Ｉｎｔ
ｅｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓＭｅｅｔｉｎｇ ） １９８２年、８０６〜８０８ペ
ージに［ＡＣｏｒｒｕｇａｔｅｄ Ｃａｐａｃｉｔｏｒ
Ｃｅ１ｌ （ＣＣＣ） Ｆｏｒ Ｍｅｇａ−ｂｉｔ
Ｄｙｎａｍｉｃ ＭＯＳ Ｍｅｍｏｒｉｅｓ Ｊ と
題して発表された論文においては、第３図に示した如＜
ＩＴＩＣセルの容量部を半導体基板に埋め込んだ溝型
の１ＴＩＣセルが提案されている。
積の縮小にもかかわらず大きな記憶容量部を形成する方
法が知られている。たとえば国際固体素子会議（Ｉｎｔ
ｅｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓＭｅｅｔｉｎｇ ） １９８２年、８０６〜８０８ペ
ージに［ＡＣｏｒｒｕｇａｔｅｄ Ｃａｐａｃｉｔｏｒ
Ｃｅ１ｌ （ＣＣＣ） Ｆｏｒ Ｍｅｇａ−ｂｉｔ
Ｄｙｎａｍｉｃ ＭＯＳ Ｍｅｍｏｒｉｅｓ Ｊ と
題して発表された論文においては、第３図に示した如＜
ＩＴＩＣセルの容量部を半導体基板に埋め込んだ溝型
の１ＴＩＣセルが提案されている。
第３図において、容量電極３３は、反転層３６との間に
防電体膜３８を挾んで容量を形成し、電荷は反転層３６
に蓄積される。３２はワード線に接続されたスイクテノ
グトラ／ジスタのゲート電極で、ビット線に接続された
拡散層３４と、反転層３６に接続された拡散層３５との
間の電荷の移動を制御する。又、３７は隣接するメそリ
セルとの分離絶縁膜である。この第３図に示し九溝型１
ＴＩＣセルは、従来のＩＴＩＣセルのキャパシタ部を半
導体基板３１に形成し几溝の側壁を利用して実現してい
る友めに、溝の深さを充分にとることにより、大きな記
憶容量を確保することが可能となっている。
防電体膜３８を挾んで容量を形成し、電荷は反転層３６
に蓄積される。３２はワード線に接続されたスイクテノ
グトラ／ジスタのゲート電極で、ビット線に接続された
拡散層３４と、反転層３６に接続された拡散層３５との
間の電荷の移動を制御する。又、３７は隣接するメそリ
セルとの分離絶縁膜である。この第３図に示し九溝型１
ＴＩＣセルは、従来のＩＴＩＣセルのキャパシタ部を半
導体基板３１に形成し几溝の側壁を利用して実現してい
る友めに、溝の深さを充分にとることにより、大きな記
憶容量を確保することが可能となっている。
（発明が解決しようとする問題点）
しかしながら、従来の溝型メモリセル構造では、スイッ
チングトランジスタが半導体基板表面上に形成されてい
るため、スイッチ７グトランジスタの平面的な面積分が
どうしても必要である。このスイッチングトランジスタ
による平面的な面積の増加分は、メモリの高集積化に伴
うメモリセル面積微細化の大きな障壁となっている。溝
型１ＴＩＣセルでは、スイッチングトランジスタの微細
化を行ない、メモリセル面積の微細化を行なおうとして
いる。しかし、スイッチングトランジスタの微細イ乙は
、ホットエレクトロンによるトランジスタ特性の劣化を
引き起し、メモリセルの信頓性に対して問題点を有して
いる。また溝型１ＴＩＣセルでは、溝側壁に反転層を形
成する几め、α線の実効的な衝突断面積が増加し、ンフ
トエラーが生じ易くなる。
チングトランジスタが半導体基板表面上に形成されてい
るため、スイッチ７グトランジスタの平面的な面積分が
どうしても必要である。このスイッチングトランジスタ
による平面的な面積の増加分は、メモリの高集積化に伴
うメモリセル面積微細化の大きな障壁となっている。溝
型１ＴＩＣセルでは、スイッチングトランジスタの微細
化を行ない、メモリセル面積の微細化を行なおうとして
いる。しかし、スイッチングトランジスタの微細イ乙は
、ホットエレクトロンによるトランジスタ特性の劣化を
引き起し、メモリセルの信頓性に対して問題点を有して
いる。また溝型１ＴＩＣセルでは、溝側壁に反転層を形
成する几め、α線の実効的な衝突断面積が増加し、ンフ
トエラーが生じ易くなる。
本発明の目的は、このような従来の欠点を除去せしめて
、高集積化に適した、微細化されたメモリセルを有する
半導体記憶装置および製造方法を提供することである。
、高集積化に適した、微細化されたメモリセルを有する
半導体記憶装置および製造方法を提供することである。
（問題点を解決するための手段）
本発明の半導体記憶装置は、一つの絶縁ゲート電界効果
トランジスタと、一つの容量部とを含んでなる半導体記
憶装置において、前記容量部を形成する電荷蓄積部が半
導体基板に設けられ几溝の側壁に沿いかつ前記半導体基
板とは第１の絶縁膜を介して前記溝下部領域に形成され
、前記絶縁ゲート電界効果トランジスタの基板領域が前
記溝の側壁に沿いかつ溝開口部端付近の溝側壁部を通し
てのみ前記半導体基板と電気的に接続し他の前記溝側壁
部では前記第１の絶縁膜を介して前記半導体基板と接し
さらに前記電荷蓄積部に接続するように前記溝側壁上部
に形成され、前記容量部を形成する対向電極が前記溝底
部において前記半導体基板と電気的に接続しかつ前記溝
側壁に形成された電荷蓄積部とは少くとも容量形成絶縁
膜を介して接しかつ前記溝下部を埋めるように形成され
、前記絶縁ゲート電界効果トランジスタのゲート電極が
前記溝側壁に形成された基板領域とゲート絶縁膜を介し
かつ前記対向電極とも第２の絶縁膜を介して接しさらに
前記溝の上部をすべて埋めるように形成されることを特
徴とする。
トランジスタと、一つの容量部とを含んでなる半導体記
憶装置において、前記容量部を形成する電荷蓄積部が半
導体基板に設けられ几溝の側壁に沿いかつ前記半導体基
板とは第１の絶縁膜を介して前記溝下部領域に形成され
、前記絶縁ゲート電界効果トランジスタの基板領域が前
記溝の側壁に沿いかつ溝開口部端付近の溝側壁部を通し
てのみ前記半導体基板と電気的に接続し他の前記溝側壁
部では前記第１の絶縁膜を介して前記半導体基板と接し
さらに前記電荷蓄積部に接続するように前記溝側壁上部
に形成され、前記容量部を形成する対向電極が前記溝底
部において前記半導体基板と電気的に接続しかつ前記溝
側壁に形成された電荷蓄積部とは少くとも容量形成絶縁
膜を介して接しかつ前記溝下部を埋めるように形成され
、前記絶縁ゲート電界効果トランジスタのゲート電極が
前記溝側壁に形成された基板領域とゲート絶縁膜を介し
かつ前記対向電極とも第２の絶縁膜を介して接しさらに
前記溝の上部をすべて埋めるように形成されることを特
徴とする。
又、本発明の半導体記憶装置の製造方法は、第１の半導
体基板上に厚い第１の絶縁膜を形成する工程と、該第１
の絶縁膜を通し前記第１の半導体基板に溝を設け該溝の
内部を第２の絶縁膜で覆う工程と、前記溝の内部に形成
された前記第２の絶縁膜のうち溝底中央部に形成されて
いる該絶縁膜のみを選択的に除去する工程と、前記溝の
内部に形成され友前記第２の絶縁膜のうち前記溝開口端
付近の絶縁膜を除去する工程と、薄い第２の半導体基板
を前記第１の絶縁膜上の一部におよび前記溝の側壁に沿
って形成する工程と、容量形成絶縁膜を該溝側壁に沿っ
て形成されている前記第２の半導体基板の側面に形成す
る工程と、前記溝内部の前記第１の半導体基板上に選択
的に第３の半導体基板を形成して前記溝の一部を埋め、
その後その表面に第３の絶縁膜を形成する工程と、前記
第３の半導体基板により埋められていない領域の前記溝
側壁に形成されている前記容量形成絶縁膜を除去する工
程と、前記第３の半導体基板により埋められていない領
域の前記第２の半導体層側面に薄い絶縁膜を形成する工
程と、前記溝を導体により完全に埋める工程とを有する
。
体基板上に厚い第１の絶縁膜を形成する工程と、該第１
の絶縁膜を通し前記第１の半導体基板に溝を設け該溝の
内部を第２の絶縁膜で覆う工程と、前記溝の内部に形成
された前記第２の絶縁膜のうち溝底中央部に形成されて
いる該絶縁膜のみを選択的に除去する工程と、前記溝の
内部に形成され友前記第２の絶縁膜のうち前記溝開口端
付近の絶縁膜を除去する工程と、薄い第２の半導体基板
を前記第１の絶縁膜上の一部におよび前記溝の側壁に沿
って形成する工程と、容量形成絶縁膜を該溝側壁に沿っ
て形成されている前記第２の半導体基板の側面に形成す
る工程と、前記溝内部の前記第１の半導体基板上に選択
的に第３の半導体基板を形成して前記溝の一部を埋め、
その後その表面に第３の絶縁膜を形成する工程と、前記
第３の半導体基板により埋められていない領域の前記溝
側壁に形成されている前記容量形成絶縁膜を除去する工
程と、前記第３の半導体基板により埋められていない領
域の前記第２の半導体層側面に薄い絶縁膜を形成する工
程と、前記溝を導体により完全に埋める工程とを有する
。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａｌ及び（ｂ）はそれぞれ本発明の一実施例の
メモリセルを示す模式的断面図とその平面図である。
メモリセルを示す模式的断面図とその平面図である。
本実施例は、一つの絶縁ゲート電界効果トランジスタと
、一つの容量部とを含んでなる半導体記憶装置において
、前記容量部を形成する電荷蓄積部としての拡散層６が
第１の半導体基板１に設けられｔ溝３０の側壁に沿いか
つ半導体基板１とは第１の絶縁膜としての絶縁膜５を介
してこの溝下部領域に形成され、前記絶縁ゲート電界効
果トラ／ジスタの基板領域としての第２の半導体基板３
が溝３０の側壁に沿いかつ溝開口部端付近の溝側壁を通
してのみ第１の半導体基板１と電気的に接続し他の溝側
壁部では絶縁膜５を介して第１の半導体基板１と接しさ
らに拡散層６に接続するように前記溝側壁上部に形成さ
れ、前記容量部を形成する対向電極としての第３の半導
体基板１′が前記溝底部において第１の半導体基板ｌと
電気的に接続しかつ前記溝側壁に形成された電荷蓄積部
とは容量形成絶縁膜としての誘電体膜８と絶縁膜９を介
して接しかつ前記溝下部を埋めるように形成され、前記
絶縁ゲート電界効果トラノジスメのゲート’Ｍｌ：極２
が前記溝側壁に形成された第２の半導体基板３とゲート
絶縁膜としての絶縁膜９を介しかつ第３の半導体基板１
′とも第２の絶縁膜としての絶縁膜１０を介して接し、
さらに溝３０の上部をすべて埋めるように形成されるこ
とから成っている。
、一つの容量部とを含んでなる半導体記憶装置において
、前記容量部を形成する電荷蓄積部としての拡散層６が
第１の半導体基板１に設けられｔ溝３０の側壁に沿いか
つ半導体基板１とは第１の絶縁膜としての絶縁膜５を介
してこの溝下部領域に形成され、前記絶縁ゲート電界効
果トラ／ジスタの基板領域としての第２の半導体基板３
が溝３０の側壁に沿いかつ溝開口部端付近の溝側壁を通
してのみ第１の半導体基板１と電気的に接続し他の溝側
壁部では絶縁膜５を介して第１の半導体基板１と接しさ
らに拡散層６に接続するように前記溝側壁上部に形成さ
れ、前記容量部を形成する対向電極としての第３の半導
体基板１′が前記溝底部において第１の半導体基板ｌと
電気的に接続しかつ前記溝側壁に形成された電荷蓄積部
とは容量形成絶縁膜としての誘電体膜８と絶縁膜９を介
して接しかつ前記溝下部を埋めるように形成され、前記
絶縁ゲート電界効果トラノジスメのゲート’Ｍｌ：極２
が前記溝側壁に形成された第２の半導体基板３とゲート
絶縁膜としての絶縁膜９を介しかつ第３の半導体基板１
′とも第２の絶縁膜としての絶縁膜１０を介して接し、
さらに溝３０の上部をすべて埋めるように形成されるこ
とから成っている。
第１図Ｔａ） 、 （ｂｌにおいて、電荷蓄積容量は第
３の半導体基板１′を介して第１の半導体基板１と誘電
体膜８と絶縁膜９を介して形成されている拡散層６との
間に形成され、電荷は拡散層６に蓄積される。そして、
スイッチ７グトランジスタのゲート電極２はワード線（
図示していない）に接続され、ビットｋ（図示していな
い）に接続される拡ａ部端で第１半導体基板ｌと接続さ
れている。
３の半導体基板１′を介して第１の半導体基板１と誘電
体膜８と絶縁膜９を介して形成されている拡散層６との
間に形成され、電荷は拡散層６に蓄積される。そして、
スイッチ７グトランジスタのゲート電極２はワード線（
図示していない）に接続され、ビットｋ（図示していな
い）に接続される拡ａ部端で第１半導体基板ｌと接続さ
れている。
すなわち、本実施例によると、メモリセルの容量形成部
ばかりでなく、スイッチングトランジスタをも同一溝中
に形成できるため、微細化された施例を説明する几めの
主要工程におけるメモリセルの模式的断面図である。
ばかりでなく、スイッチングトランジスタをも同一溝中
に形成できるため、微細化された施例を説明する几めの
主要工程におけるメモリセルの模式的断面図である。
まず、第２図（ａ）に示すように、Ｐ型シリコ７基板１
１上に厚いシリコン酸化膜１２および多結晶シリコン膜
１３を順次形成した後、溝形成領域以外をレジスト膜１
４で覆う。
１上に厚いシリコン酸化膜１２および多結晶シリコン膜
１３を順次形成した後、溝形成領域以外をレジスト膜１
４で覆う。
次に、２３２図０））に示すように、レジスト膜１４を
耐エツチングマスクとして、多結晶シリコノ膜１３、シ
リコン酸化膜１２およびシリコン基板１１を、異方性エ
ツチング技術によりエツチング除去して溝３０を形成し
た後、熱酸化法により溝内壁にシリコ７酸化膜１５を形
成し、さらにＣＶＤ法によりり／ドープシリコン酸化膜
１６をウェハー全面に形成する。
耐エツチングマスクとして、多結晶シリコノ膜１３、シ
リコン酸化膜１２およびシリコン基板１１を、異方性エ
ツチング技術によりエツチング除去して溝３０を形成し
た後、熱酸化法により溝内壁にシリコ７酸化膜１５を形
成し、さらにＣＶＤ法によりり／ドープシリコン酸化膜
１６をウェハー全面に形成する。
次に第２図（Ｃ）に示すように、異方性エツチング技術
により、溝底部に形成されているリノドープシリコ／酸
化膜１６およびシリコノ酸化膜１５を順次エツチング除
去する。この時、基板上面の９７ドープシリコ７酸化膜
１６およびシリコン酸化膜１５も同時にエツチングされ
る。
により、溝底部に形成されているリノドープシリコ／酸
化膜１６およびシリコノ酸化膜１５を順次エツチング除
去する。この時、基板上面の９７ドープシリコ７酸化膜
１６およびシリコン酸化膜１５も同時にエツチングされ
る。
次に第２図（ｄｌに示すように、１Ｊ７ドーブシリコン
酸化膜１６を湿式エツチングによりエツチング除去し、
次にレジスト膜１７をウェハー全面に塗布して溝３０を
埋めた後、異方性エツチング技術によりレジスト膜１７
表面がシリコン基板１１の表面位置よりも下にくるよう
にレジスト膜１７をエツチングし、しかる後、溝３０中
に埋められたレジスト膜１７をエツチングマスクとして
、この溝側壁上部に形成されているシリコン酸化膜１５
゜１６をエツチング除去する。
酸化膜１６を湿式エツチングによりエツチング除去し、
次にレジスト膜１７をウェハー全面に塗布して溝３０を
埋めた後、異方性エツチング技術によりレジスト膜１７
表面がシリコン基板１１の表面位置よりも下にくるよう
にレジスト膜１７をエツチングし、しかる後、溝３０中
に埋められたレジスト膜１７をエツチングマスクとして
、この溝側壁上部に形成されているシリコン酸化膜１５
゜１６をエツチング除去する。
次に第２図（ｅ）に示すように、レジスト膜１７をエツ
チング除去しｔ後、多結晶シリコン膜１８を全面に形成
し、これをビームアニール、レザーアニール技術等を用
いて単結晶化して単結晶シリコン層１８′を形成し、し
かる後にボロン不純物を含んだ絶縁塗布膜１９をウェハ
ー全面に塗布形成する。
チング除去しｔ後、多結晶シリコン膜１８を全面に形成
し、これをビームアニール、レザーアニール技術等を用
いて単結晶化して単結晶シリコン層１８′を形成し、し
かる後にボロン不純物を含んだ絶縁塗布膜１９をウェハ
ー全面に塗布形成する。
次に第２図（ｆ＋に示すように、熱処理を行なって１９
を異方性エツチング技術によりエツチングして、溝内部
にのみ絶縁塗布膜１９′を残し、しかる後、イオノ注入
法により溝内部以外に形成されている単結晶シリコノ層
１８′に高濃度のリン又は砒素を注入し拡散層２０を形
成する。
を異方性エツチング技術によりエツチングして、溝内部
にのみ絶縁塗布膜１９′を残し、しかる後、イオノ注入
法により溝内部以外に形成されている単結晶シリコノ層
１８′に高濃度のリン又は砒素を注入し拡散層２０を形
成する。
次に第２図（ｇ）に示すように、絶縁塗布膜１９′をエ
ツチング除去した後、リン又は砒素を含んだ絶縁塗布膜
を全面に塗布し、次にこの絶縁塗布膜を異方性エッチ７
グ技術によりエツチングし、溝内の一部にこの絶縁塗布
膜２１を残し、しかる後熱処理を行ない、絶縁塗布膜２
１より単結晶シリコン層１８’にリン又は砒素を拡散し
て拡散層２２を形成する。
ツチング除去した後、リン又は砒素を含んだ絶縁塗布膜
を全面に塗布し、次にこの絶縁塗布膜を異方性エッチ７
グ技術によりエツチングし、溝内の一部にこの絶縁塗布
膜２１を残し、しかる後熱処理を行ない、絶縁塗布膜２
１より単結晶シリコン層１８’にリン又は砒素を拡散し
て拡散層２２を形成する。
次に第２図伽）に示すように、絶縁塗布膜２１をエツチ
ング除去しｔ後、拡散層２０のバターニングを行ない、
しかる後熱酸化法により単結晶シリコ７層１８′表面に
シリコン酸化膜２３を形成する。拡散層２０には高濃度
の゛す７又は砒素が拡散されているので、熱酸化を行な
つｔ場合他の単結晶半導体表面よりも厚いシリコン酸化
膜２３が形成される。
ング除去しｔ後、拡散層２０のバターニングを行ない、
しかる後熱酸化法により単結晶シリコ７層１８′表面に
シリコン酸化膜２３を形成する。拡散層２０には高濃度
の゛す７又は砒素が拡散されているので、熱酸化を行な
つｔ場合他の単結晶半導体表面よりも厚いシリコン酸化
膜２３が形成される。
次に第２図（ｉｔに示すように、絶縁膜１２および拡散
層２０上に形成され九厚いシリコン酸化膜２３を耐エツ
チングマスクとして、溝底部に形成されているシリコノ
酸化膜２３および拡散層２２を異方性エツチング技術に
よりエツチング除去する。
層２０上に形成され九厚いシリコン酸化膜２３を耐エツ
チングマスクとして、溝底部に形成されているシリコノ
酸化膜２３および拡散層２２を異方性エツチング技術に
よりエツチング除去する。
次に第２図（ｊ）に示すように、単結晶シリコ７層１８
′側壁に残されたシリコン酸化膜２３ｆ：、エツチング
除去した後、熱酸化法により薄いシリコン酸化膜２４を
形成し、さらにＣＶＤ法により薄いシリコン窒化膜２５
を形成する。
′側壁に残されたシリコン酸化膜２３ｆ：、エツチング
除去した後、熱酸化法により薄いシリコン酸化膜２４を
形成し、さらにＣＶＤ法により薄いシリコン窒化膜２５
を形成する。
次に第２図叫に示すように、異方性エツチング技術によ
り、溝底部に形成されｔシリコン酸化膜２４およびシリ
コン窒化膜２５を各々エッテ７グ７層２６を形成し、さ
らに熱酸化法によりこの単結晶シリコン層２６表面上に
シリコン酸化膜２７を形成する。なおこの単結晶シリコ
ン層２６は、その表面位置が拡散層２２の表面位置より
も下にくるように成長を行う。
り、溝底部に形成されｔシリコン酸化膜２４およびシリ
コン窒化膜２５を各々エッテ７グ７層２６を形成し、さ
らに熱酸化法によりこの単結晶シリコン層２６表面上に
シリコン酸化膜２７を形成する。なおこの単結晶シリコ
ン層２６は、その表面位置が拡散層２２の表面位置より
も下にくるように成長を行う。
次にｊｉｇＺ図俤）に示すように、単結晶シリコン層２
６に覆われていないシリコン窒化膜２５およびシリコン
酸化膜２４をエッチノブ除去した後、熱酸化法によりシ
リコン酸化膜２８ｆｃ単結晶シリコン層１８′表面に形
成し、しかる後ゲート電極となる低抵抗の導体層２９を
形成して、溝３０を埋める。かくして、第１図（ａ）
、 （ｂ）に示し九本発明の半導体記憶装置が得られる
。
６に覆われていないシリコン窒化膜２５およびシリコン
酸化膜２４をエッチノブ除去した後、熱酸化法によりシ
リコン酸化膜２８ｆｃ単結晶シリコン層１８′表面に形
成し、しかる後ゲート電極となる低抵抗の導体層２９を
形成して、溝３０を埋める。かくして、第１図（ａ）
、 （ｂ）に示し九本発明の半導体記憶装置が得られる
。
（発明の効果）
以上、詳細説明したとお夛１本発明によれば、上記の手
段により、セルの容量形成部ばかりでなくスイッチング
トランジスタをも同一溝中に形成しているため、微細な
メモリセルが容易に得られる。さらにスイッチングトラ
ンジスタを溝中に形成していることから、微細なメモリ
セルにおいても溝の深さを深く取ることにより、長いチ
ャンネル−＆’に４つスイッチ７グトランジスタを容易
に確保できるので、ホットエレクトロンの問題も生ぜず
メモリセルの信頼性が向上する。その上電荷蓄積部がそ
の周囲を絶縁膜で囲まれている友め、α線によるン７ト
エラーの心配もない。
段により、セルの容量形成部ばかりでなくスイッチング
トランジスタをも同一溝中に形成しているため、微細な
メモリセルが容易に得られる。さらにスイッチングトラ
ンジスタを溝中に形成していることから、微細なメモリ
セルにおいても溝の深さを深く取ることにより、長いチ
ャンネル−＆’に４つスイッチ７グトランジスタを容易
に確保できるので、ホットエレクトロンの問題も生ぜず
メモリセルの信頼性が向上する。その上電荷蓄積部がそ
の周囲を絶縁膜で囲まれている友め、α線によるン７ト
エラーの心配もない。
第１図（ａｌ 、 （ｂｌは、それぞれ本発明の半導体
記憶装置の一実施例のメモリセルの模式的断面図および
その平面図、第２図（ａｌ〜（１）は本発明の半導体記
憶装置の製造方法の一実施例を説明するための主要工程
におけるメそリセルの模式的断面図、第３図は従来知ら
れている溝型ＩＴＩＣセルの模式的電極、３・・・・・
・第２の半導体基板、４，６，２０゜８．３８・・・・
・・誘電体膜、１１・・・・・・Ｐ型シリコン基板％
１２，１５，２３．２４，２７．２８・・・・・・シリ
コン酸化膜、１３．１８・・・・・・多結晶シリコン頑
、１４．１７・・・・・・レジスト膜、１６・・・・・
・リノドープシリコン酸化膜、１８’ 、２６・・・
・・・単結晶シリコ半導体基板、３３・・・・・・容量
電極、３６・・・・・・反転層、３７・・・・・・分離
絶縁膜。 代理人 弁理士 内 原 晋（９、二 −（久λ ＜ｂ） 茅１回 峯２剖 （ｅ） ′ｖ＝２剖 槍２′図
記憶装置の一実施例のメモリセルの模式的断面図および
その平面図、第２図（ａｌ〜（１）は本発明の半導体記
憶装置の製造方法の一実施例を説明するための主要工程
におけるメそリセルの模式的断面図、第３図は従来知ら
れている溝型ＩＴＩＣセルの模式的電極、３・・・・・
・第２の半導体基板、４，６，２０゜８．３８・・・・
・・誘電体膜、１１・・・・・・Ｐ型シリコン基板％
１２，１５，２３．２４，２７．２８・・・・・・シリ
コン酸化膜、１３．１８・・・・・・多結晶シリコン頑
、１４．１７・・・・・・レジスト膜、１６・・・・・
・リノドープシリコン酸化膜、１８’ 、２６・・・
・・・単結晶シリコ半導体基板、３３・・・・・・容量
電極、３６・・・・・・反転層、３７・・・・・・分離
絶縁膜。 代理人 弁理士 内 原 晋（９、二 −（久λ ＜ｂ） 茅１回 峯２剖 （ｅ） ′ｖ＝２剖 槍２′図
Claims (2)
- （１）一つの絶縁ゲート電界効果トランジスタと、一つ
の容量部とを含んでなる半導体記憶装置において、前記
容量部を形成する電荷蓄積部が半導体基板に設けられた
溝の側壁に沿いかつ前記半導体基板とは第１の絶縁膜を
介して前記溝下部領域に形成され、前記絶縁ゲート電界
効果トランジスタの基板領域が前記溝の側壁に沿いかつ
溝開口部端付近の溝側壁を通してのみ前記半導体基板と
電気的に接続し他の前記溝側壁部では前記第１の絶縁膜
を介して前記半導体基板と接しさらに前記電荷蓄積部に
接続するように前記溝側壁上部に形成され、前記容量部
を形成する対向電極が前記溝底部において前記半導体基
板と電気的に接続しかつ前記溝側壁に形成された電荷蓄
積部とは少くとも容量形成絶縁膜を介して接しかつ前記
溝下部を埋めるように形成され、前記絶縁ゲート電界効
果トランジスタのゲート電極が前記溝側壁に形成された
基板領域とゲート絶縁膜を介しかつ前記対向電極とも第
２の絶縁膜を介して接しさらに前記溝の上部をすべて埋
めるように形成されることを特徴とする半導体記憶装置
。 - （２）第１の半導体基板上に厚い第１の絶縁膜を形成す
る工程と、該第１の絶縁膜を通し前記第１の半導体基板
に溝を設け該溝の内部を第２の絶縁膜で覆う工程と、前
記溝の内部に形成された前記第２の絶縁膜のうち溝底中
央部に形成されている該絶縁膜のみを選択的に除去する
工程と、前記溝の内部に形成された前記第２の絶縁膜の
うち前記溝開口端付近の絶縁膜を除去する工程と、薄い
第２の半導体基板を前記第１の絶縁膜上の一部におよび
前記溝の側壁に沿って形成する工程と、容量形成絶縁膜
を前記溝側壁に沿って形成されている前記第２の半導体
基板の側面に形成する工程と、前記溝内部の前記第１の
半導体基板上に選択的に第３の半導体基板を形成して前
記溝の一部を埋め、その後その表面に第３の絶縁膜を形
成する工程と、前記第３の半導体基板により埋められて
いない領域の前記溝側壁に形成されている前記容量形成
絶縁膜を除去する工程と、前記第３の半導体基板により
埋められていない領域の前記第２の半導体基板側面に薄
い絶縁膜を形成する工程と、前記溝を導体により完全に
埋める工程とを含むことを特徴とする半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077145A JPH0620118B2 (ja) | 1985-04-11 | 1985-04-11 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077145A JPH0620118B2 (ja) | 1985-04-11 | 1985-04-11 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234557A true JPS61234557A (ja) | 1986-10-18 |
| JPH0620118B2 JPH0620118B2 (ja) | 1994-03-16 |
Family
ID=13625627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077145A Expired - Lifetime JPH0620118B2 (ja) | 1985-04-11 | 1985-04-11 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620118B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251253A (ja) * | 1985-06-26 | 1987-03-05 | テキサス インスツルメンツ インコ−ポレイテツド | 縦型１トランジスタｄｒａｍセル構造およびその製作方法 |
| JPS6388860A (ja) * | 1986-09-25 | 1988-04-19 | テキサス インスツルメンツ インコーポレイテツド | 半導体メモリ・セルとその製法 |
| JPS63128744A (ja) * | 1986-11-19 | 1988-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1985
- 1985-04-11 JP JP60077145A patent/JPH0620118B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251253A (ja) * | 1985-06-26 | 1987-03-05 | テキサス インスツルメンツ インコ−ポレイテツド | 縦型１トランジスタｄｒａｍセル構造およびその製作方法 |
| JPS6388860A (ja) * | 1986-09-25 | 1988-04-19 | テキサス インスツルメンツ インコーポレイテツド | 半導体メモリ・セルとその製法 |
| JPS63128744A (ja) * | 1986-11-19 | 1988-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620118B2 (ja) | 1994-03-16 |
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