JPH08107189A - 絶縁構造を有する半導体装置とその製造方法 - Google Patents

絶縁構造を有する半導体装置とその製造方法

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JPH08107189A
JPH08107189A JP7173446A JP17344695A JPH08107189A JP H08107189 A JPH08107189 A JP H08107189A JP 7173446 A JP7173446 A JP 7173446A JP 17344695 A JP17344695 A JP 17344695A JP H08107189 A JPH08107189 A JP H08107189A
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Abstract

(57)【要約】 【課題】 非常に狭いセル間隔のセルを効果的に絶縁し
て、ＩＣチップの高密度集積化を行えるようにすること
である。 【解決手段】 半導体記憶装置中のメモリセルの間に二
次元で電気的絶縁を行う絶縁構造である。絶縁構造は、
ＤＲＡＭなどの半導体メモリの基板に形成された溝を有
する。溝は絶縁材料によってライニングされ、ポリシリ
コンを充たされて浮動ゲートを形成する。その後でポリ
シリコン浮動ゲートに電荷を注入する。メモリセルの間
に絶縁構造をアレイ状に配置し、セルの間をサブミクロ
ン間隔で絶縁する。メモリセル・アレイのワード線に充
電電圧を加えることによってポリシリコン浮動ゲートに
電荷を注入する。溝を延長して、共通ビット線接点を共
用している各メモリセル対を囲むことによって、二次元
絶縁を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全体として半導体
メモリ装置に関するものであり、更に詳しくいえば、そ
のような半導体装置におけるメモリセルの溝およびフィ
ールド絶縁とその製造方法に関するものである。
【０００２】
【従来の技術】大きな記憶容量を持ち、高速動作でき
る、ますます小型になる半導体記憶装置に対する増大す
る需要が、ダイナミック・ランダム・アクセス・メモリ
・デバイス（ＤＲＡＭ）における超小型メモリセル構造
の開発を促進してきた。データを随時に入力したり出力
したりすることができるＤＲＡＭは、データを記憶する
ためのメモリセルのアレイと、メモリセル内のデータを
制御するための周辺回路とを一般に有する。ＤＲＡＭ中
のメモリセルはデータの１ビット分を記憶するものであ
って、１個のトランジスタと１個のコンデンサで構成さ
れている。アレイ内部では、各メモリセルは隣接するメ
モリセルから電気的に絶縁されなければならない。
【０００３】多数のメモリセルを１個の集積回路（Ｉ
Ｃ）チップに集積できる程度は、メモリセルを構成する
トランジスタおよびコンデンサの寸法と、メモリセルの
間の絶縁構造の寸法とによって主として左右される。Ｄ
ＲＡＭメモリセル・トランジスタおよびコンデンサを、
０．３５ミクロンまたはそれより狭いフィールド幅また
は活性区域間隔に超小形化することによって、絶縁構造
の対応する超小形化に対する需要を呼び起こした。本発
明が対象とするより小型の絶縁構造に対する需要はこれ
である。
【０００４】現在、メモリセルの絶縁は、シリコンの局
部酸化（ＬＯＣＯＳ）法によって形成された酸化膜や、
溝絶縁、または流体絶縁を用いて達成される。ＬＯＣＯ
Ｓ法を用いると、各セルの周囲に比較的厚い酸化物領域
が形成される。セル構造の寸法が小さくなるにつれて、
酸化物領域の寸法が対応して小さくなることによってい
くつかの問題が生ずる。第１に、セル間隔がサブミクロ
ン程度になると、超小形化で起きる酸化物が薄くなるこ
とによって絶縁が損なわれることになる。第２に、酸化
物膜がアレイ中の最小のマスク構成物となるから、縮小
／小形化を制約する。第３に、フィールド酸化物領域が
アレイ中に最大の段高さを形成する。これは中間のＢＰ
ＳＧ絶縁層に影響を及ぼし、金属接点のアスペクト比
（高さと幅の比）を高くして、接点穴のエッチングを一
層困難にする。第４に、ＬＯＣＯＳ法では「鳥のくちば
し」と一般に呼ばれている酸化物突起が厚い酸化物領域
の周辺に生じ、セルが形成される場所まで伸びる。鳥の
くちばしはセル形成のために利用できる面積を小さくす
る。この問題は、ＬＯＣＯＳ酸化物領域の寸法が小さく
なっても、鳥のくちばしの寸法が一定のままであるとい
う事実によって悪化する。それらの理由から、ＬＯＣＯ
Ｓ法はメモリセル・アレイの超小形化、とくに約０．３
５ミクロンより狭い間隔にすること、を妨げる。
【０００５】溝絶縁は、基板のメモリセルの間にエッチ
ングされた溝を利用する。溝の幅と深さは、セルの間の
電流の流れに対する物理的障壁を生ずるのに十分でなけ
ればならない。セルの間隔が約０．３５ミクロンより狭
くなると、絶縁のための溝のアスペクト比が厳しくなっ
て、溝を所要の深さにエッチングすることが困難にな
る。
【０００６】フィールド遮蔽絶縁は、基板の上の隣接す
るメモリセルのソース領域とドレイン領域の間に形成さ
れる遮蔽電極を使用する。セルの絶縁は、遮蔽電極に低
い電圧をかけて、隣接するメモリセルの間に電流が流れ
るのを阻止することによって行う。しかし、遮蔽電極は
基板の上のメモリセル・アレイ中のスペースを占めるた
めに、その遮蔽電極は一層の小形化に対する障壁であ
る。また、サブミクロン間隔のメモリセル・アレイにお
ける絶縁は、電圧が遮蔽電極に加えられている限りにお
いて達成される。
【０００７】ＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭ
におけるＬＯＣＯＳの諸欠点を解決するために用いる類
似の方法は、ＬＯＣＯＳ領域をＥＰＲＯＭセルで置き換
えることを含む。この絶縁方法及び対応する構造が、マ
イクロエレクトロニック・エンジニヤリング（Ｍｉｃｒ
ｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ）１
９巻（１９６２）、２５３〜２５６ページ所載の「超高
密度ＡＭＧ ＥＰＲＯＭ およびフラッシュＥＥＰＲＯ
Ｍアレイにおける実現のための新規な絶縁技術（Ａ Ｎ
ｏｖｅｌ Ｉｓｏｌａｔｉｏｎ Ｓｃｈｅｍｅ ｆｏｒ
Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｉｎ Ｖｅｒｙ Ｈ
ｉｇｈ Ｄｅｎｓｉｔｙ ＡＭＧ ＥＰＲＯＭ ａｎｄ
ＦＬＡＳＨ ＥＥＰＲＯＭ Ａｒｒａｙｓ）」と題す
る論文に記載されている。そこに開示されているＥＰＲ
ＯＭ絶縁セルはアレイ内の浮動ゲート装置である。プロ
グラミング・シーケンスが、任意に与えられたセルがメ
モリセルであるか、絶縁セルであるかを判定する。この
方法は、フラッシュ回路で利用できる高いプログラミン
グ電圧を用いる。フィールド遮蔽絶縁のように、ＥＰＲ
ＯＭ絶縁構造は基板上のアレイ中のスペースを占める。
また、絶縁セルはただ１つの方向のみで絶縁する。二次
元絶縁を行うために垂直方向に絶縁するためにもＬＯＣ
ＯＳ絶縁を使用しなければならない。
【０００８】本発明は、約０．３５ミクロンまたはそれ
より狭いセル間隔にするために、この技術で現在使用さ
れているＬＯＣＯＳ、溝、およびフィールドの各遮蔽絶
縁構造の諸欠点を最少にし、または解消することをねら
いとする。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
主な目的は、非常に狭いセル間隔のセルを効果的に絶縁
して、ＩＣチップの高密度集積化を行えるようにするこ
とである。
【００１０】本発明の別の目的は、単一の絶縁構造にお
いてフィールド絶縁および溝絶縁の諸利点を組合わせ
て、非常に狭いセル間隔のセルの間の効果的な絶縁を行
うことである。
【００１１】本発明の別の目的は、０．１〜０．２５ミ
クロンオーダーのフィールド幅または活性区域間隔でセ
ルを効果的に絶縁する絶縁構造を得ることである。
【００１２】本発明の別の目的は、メモリセル・アレイ
において二次元絶縁を行うことである。
【００１３】本発明の別の目的は、絶縁特性を維持する
ために周期的な充電のみを要求するフィールド絶縁構造
を得ることである。
【００１４】
【課題を解決するための手段】上記目的は、基板に形成
されている溝を含み、半導体記憶装置用の絶縁構造によ
って達成される。溝は絶縁体に整列させられて、ポリシ
リコンを充たされる。その後で、電荷がポリシリコンに
注入される。この絶縁構造はアレイ中のメモリセルの間
に配置され、それによって、溝絶縁の特性とフィールド
絶縁の特性を組合わせる事によって、非常に狭い間隔の
セルの間で効果的な絶縁を行う。本発明においては溝
は、従来の溝絶縁のために求められるほど深くまたは広
くする必要はない。その理由は、充電されたポリシリコ
ンのフィールド絶縁によって溝の物理的絶縁が強められ
るためである。遮蔽電極が基板上の装置のアレイ区域内
のスペースを占める従来のフィールド絶縁とは異なっ
て、遮蔽電極部品は基板中に埋め込まれて非常に狭いセ
ル間隔で効果的な絶縁を行う。
【００１５】本発明の別の態様においては、メモリセル
・アレイのワード線によって電荷がポリシリコンに注入
される。本発明のこの態様においては、溝内部のポリシ
リコンの表面は溝の上部とほぼ共平面にされ、その上に
絶縁体が被覆されて浮動ゲートを形成する。ポリシリコ
ン層が浮動ゲートの上の絶縁層の上に形成される。ポリ
シリコンの層は典型的には、基板の上に相互に全体とし
て垂直に配列されている複数のワード線と複数のビット
線を有する、メモリセル・アレイ中のワード線である。
充電電圧をワード線に加えることによって電荷が浮動ゲ
ートに注入され、それによってファウラー・ノルトハイ
ム電流が基板中に発生されて浮動ゲートを充電する。そ
の後で充電電圧を除去でき、ＩＣチップの動作回路でワ
ード線が用いられる。浮動ゲートにおける電荷が、実効
絶縁をもはや維持できないレベル以下に減少した時に、
周期的にのみ充電電圧を加える必要がある。
【００１６】本発明の絶縁構造は、アレイの隣接するセ
ルの間、および多数の相互接続の下と上に配置される。
溝を延長して、共通ビット線を共用する各メモリセル対
を囲むことによって二次元絶縁を行うことができる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。
【００１８】図１はＤＲＡＭ ＩＣメモリセル・アレイ
の一部の平面図である。
【００１９】図２および図３はそれぞれ図１の線Ａ−Ａ
および線Ｂ−Ｂに沿うメモリセル・アレイの一部の横断
面図である。図２はメモリセル１０と１２、およびそれ
らのメモリセル１０、１２に共通のビット線接点１８を
示す。図１、図２および図３を参照して、メモリセル・
アレイは、基板２２の上に配置されて行方向に延長して
いるワード線２０ａ、２０ｂ、２０ｃおよび２０ｄと、
それらのワード線２０ａ、２０ｂ、２０ｃおよび２０ｄ
の上に配置されて、それらのワード線に対して全体とし
て垂直な列方向に延長するビット線２４Ａ、２４ｂ、２
４ｃ、２４ｄとを含む。メモリセル１０と２０はアクセ
ス・トランジスタ２６とコンデンサ２８を有する。ビッ
ト線３０がメモリセル１２と、それに共通のビット線接
点１８とを囲む。
【００２０】不純物を拡散された領域３２と３４が、ア
クセス・トランジスタ２６のゲート電極３６（ワード線
２０ａと２０ｄ）の両側で基板２２の表面上に形成され
る。通常、二酸化シリコンで製造されるゲート絶縁層３
８が、ゲート電極３６と基板２２の間に挾まれる。ゲー
ト電極３６と、ゲート絶縁層３８と、不純物拡散領域３
２、３４はアクセス・トランジスタ２６を構成する。下
電極４０がゲート電極３６の一方の側に形成され、電極
４０とゲート電極３６の間に第１の絶縁層４２が挾まれ
る。下電極４０の中央部が不純物拡散領域３２に接触す
る。下電極４０の他の側がワード線２０ｂと２０ｃの上
に形成され、電極４０とワード線２０ｂ、２０ｃの間に
第２の絶縁層４４が挾まれる。下電極４０の上に誘電体
層４６が形成される。下電極４０と、誘電体層４６と、
上電極４８がコンデンサ２８を構成する。図２および図
３に示すコンデンサ２８を「スタックされた」コンデン
サと一般に呼ぶ。
【００２１】図４に示す別の実施例においては、コンテ
ナ・セル・コンデンサ２８Ａを使用する。このコンテナ
・セル・コンデンサ２８Ａは下電極４０Ａと、誘電体層
４６Ａと、上電極４８Ａを有する。それらの電極および
コンデンサは、前記スタックされたコンデンサの対応す
る素子と同じ場所に形成される。コンテナ・セル・コン
デンサ２８Ａは、コンテナ・セル・コンデンサ２８Ａの
下電極４０Ａの側が、ゲート電極３６とワード線２０
ｂ、２０ｃの上をそれらの電極およびワード線に全体と
して垂直に伸び、スタックされたコンデンサ２８の下電
極４０の側がゲート電極３６とワード線２０ｂ、２０ｃ
に全体として平行である点が、スタックされたコンデン
サ２８とは異なる。
【００２２】図２と図３を再び参照する。溝５０が基板
２２の表面で、ワード線２０Ｂ、２０Ｃと、囲むメモリ
セル１２と、それらの素子の共通ビット線接点１８との
下に形成され、列方向に伸びる。溝５０は溝ライニング
５２に整列させられて、ポリシリコンを充たされて浮動
ゲート５４を形成する。溝ライニング５２は薄い絶縁体
層であって、通常は二酸化シリコンで製造される。浮動
ゲート５４の表面は基板２２の表面とほぼ共平面であ
る。浮動ゲート５４とワード線２０Ｂ、２０Ｃの間に第
３の絶縁層５６が挾まれる。溝５０と、溝ライニング５
２と、浮動ゲート５４は絶縁構造３０を構成する。
【００２３】次に動作を説明する。図２を参照して、ワ
ード線２０Ｂと２０Ｃの一方または両方に充電電圧を加
えることによって、電荷が浮動ゲート５４に注入され、
それによって、基板２２から浮動ゲート５４に電荷を注
入するファウラー・ノルトハイム電流５８を生ずる。浮
動ゲート５４に注入された電荷は、シリコン基板２２お
よびポリシリコン浮動ゲート５４のドーピングに応じて
正または負である。ファウラー・ノルトハイム電流は電
子（または正孔）として生じさせられ、比較的薄い溝ラ
イニング５２酸化物をトンネル効果で通る。
【００２４】好適な実施形態においては、フィールド幅
すなわち活性領域の間隔が約０．２５ミクロンである場
合には、基板２２はドーピングレベルが１立方センチメ
ートル当り約３×１０15個の原子であるｐ型物質であ
る。浮動ゲート５４は約３２オーム／正方形の抵抗値を
有するｎ型物質である。溝ライニング５２の厚さは８０
〜２００オングストロームで、第３の絶縁層５６の厚さ
は２００〜５００オングストロームである。希望のファ
ウラー・ノルトハイム電流を生じさせて、電荷を浮動ゲ
ート５４に注入するためには、８〜９ボルトの充電電圧
で十分である。そのようにして生じさせられた電流は非
常に小さく、浮動ゲート５４に十分な電荷を注入して所
要の絶縁を行うために必要な長さ（１０秒まで）だけ維
持できる。特定の充電電圧と、対応する電流と、充電電
圧を加える時間の長さとは、溝５０の深さと、溝ライニ
ング５２およびゲート酸化物質の厚さと、セルの間隔と
に応じて変化する。
【００２５】充電された浮動ゲート５４は、不純物拡散
領域３２の間を電流が流れるのを阻止することによっ
て、アクセス・トランジスタ２６の間の二次元絶縁を行
う。浮動ゲート５４は、不純物拡散領域３４の間の電流
の流れを妨げることによって、ビット線接点１８相互間
の絶縁も行う。溝５０は不純物拡散領域３２の間の電流
の流れに対する物理的障壁を形成して、トランジスタ２
６とビット線接点１８を一層絶縁する。充電した浮動ゲ
ート５４を用いると、適切な絶縁を行うために必要な溝
５０の深さが浅くなる。したがって、溝５０のアスペク
ト比を必要に応じて低くして、狭くしたセル間隔に適合
させることができ、しかも適切な絶縁を依然として維持
する。
【００２６】次に図５を参照する。浮動ゲート５４に最
初に注入された電荷は時間の経過と共に消滅するから、
本発明は、浮動ゲートの電荷を検出するための検出回路
６０と、充電電圧をワード線２０Ｂと２０Ｃの少なくと
も一方に加えるブート回路６２と、浮動ゲート５４にお
ける電荷が適切な絶縁を維持するために必要なレベル以
下に低下した時にワード線２０Ｂと２０Ｃの少なくとも
一方をブート回路に接続し、浮動ゲート５４における電
荷が適切な絶縁を維持するために必要なレベル以上であ
る時にワード線２０Ｂと２０Ｃの少なくとも一方を動作
回路に接続するスイッチング回路６４とを含む。
【００２７】好適な実施形態においては、検出回路６０
はこの分野で周知の通常の比較器またはインバータ型回
路である。検出回路６０は不純物拡散領域３２に接続さ
れて、アクセス・トランジスタ２６を通る電流を検出す
る。ゲート電極３６にしきい値電圧が加えられる。アク
セス・トランジスタ２６が「ターンオン」し、アクセス
・トランジスタ２６を電流が流れると、検出回路６０は
電流を検出して、前記充電動作を開始する。しきい値電
圧においてアクセス・トランジスタ２６に電流が流れな
くなるまで、充電は継続する。充電は、浮動ゲート５４
における電荷がある程度消滅した後でもしきい値電圧を
維持するために、指定された余分の時間充電を継続でき
る。浮動ゲート５４の面積はワード線２０Ａまたは２０
Ｂの面積の最低２倍であるから、充電時間は比較的長い
（１０秒まで）。しかし充電はそんなに頻繁に行う必要
はないから、装置の動作のためには充電時間は面倒では
ない。
【００２８】本発明の別の実施形態は絶縁構造３０を製
造する方法を提供する。この方法は、図６〜１１に示す
ＤＲＡＭ ＩＣチップの全体的な製造にまとめることが
できる。本発明を包含するＤＲＡＭを製造するために必
要な付着工程と、パターン化工程と、エッチング工程と
は全て通常のものであって、この分野において周知であ
る。図６を参照して、従来のフォトリソグラフ工程と、
化学エッチング工程とを用いて、溝５０をパターン化
し、基板２２にエッチングする。二酸化シリコンで製造
される溝ライニング５２は熱酸化によって溝５０の表面
に形成される。ライニングされた溝は化学蒸着（ＣＶ
Ｄ）によって、少なくとも基板２２の表面までポリシリ
コンで充たされて、浮動ゲートうげ５４を形成する。必
要があれば、浮動ゲート５４を基板２２の表面と共平面
になるようにエッチングする。その後で不純物を浮動ゲ
ート５４にイオン注入する。
【００２９】図７を参照して、基板２２の表面にゲート
酸化物層６６が形成され、このゲート酸化物層６６の上
にポリシリコン層６８が形成される。通常は熱酸化によ
って形成されるゲート酸化物層６６は、シリコン基板２
２の上におけるよりも、溝５０の中のポリシリコンの上
の方がより急速に形成される。したがって、溝５０内部
のポリシリコンのドーピングレベルに応じて、ゲート酸
化物層６６は、基板２２の残りの部分における場合より
も、溝５０の上における場合の方が２５パーセントまで
厚くすることができる。ゲート酸化物層とポリシリコン
層をパターン化し、エッチングして、アクセス・トラン
ジスタ２６のゲート電極３６（ワード線２０Ｄ）とワー
ド線２０Ｃに示すように形成する。御線２０Ｃ２０Ｄ
と、ゲート酸化物層６６をマスクとして用いて、基板２
２の表面に不純物を打ち込み、不純物拡散領域３２と３
４を形成する。基板２２の上に第２の酸化物質層７０を
形成する。この酸化物層７０をパターン化し、エッチン
グして、不純物拡散領域３２に埋込み接点領域７２を形
成し、ビット線接点１８を不純物拡散領域３４に形成
し、ゲート電極３６とワード線２０Ｃに隣接する側壁７
６を形成する。このようにして形成された構造を図９に
示す。
【００３０】次に図１０と図１１を参照する。第２のポ
リシリコン層７８が基板２２の上に形成される。この第
２のポリシリコン層７８をパターン化し、エッチングし
てコンデンサ２８の下電極４０を形成する。下電極４０
は上のゲート電極３６から上のワード線２０Ｃまで延長
してそばを通り、不純物拡散領域３２に接触する。誘電
体層４６が薄い窒化物膜、酸化物−窒化物−酸化物（Ｏ
ＮＯ）膜、またはその他の適当な物質で製造される。そ
の後で、基板２２の上に第３のポリシリコン層を形成
し、パターン化し、エッチングしてコンデンサ２８の上
電極４８を形成する。ボロフォスフォラス・シリケート
（ｂｏｒｏｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃａｔ
ｅ）ガラス（ＢＰＳＧ）またはその他の適当な絶縁体で
製造される厚い層８２が、以前に形成された構造の露出
している上表面の上に形成される。この厚いＢＰＳＧ層
８２をパターン化し、エッチングして金属ポスト８６の
ための開口部を形成する。金属ポスト８６とビット線２
４Ｂは周知の金属付着技術を用いて形成する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すＤＲＡＭメモリセル
・アレイの一部の平面図である。
【図２】図１の線Ａ−Ａに沿う断面図である。
【図３】図１の線Ｂ−Ｂに沿う断面図である。
【図４】コンテナ・セル・コンデンサＤＲＡＭで本発明
を示す図１の線Ａ−Ａに沿う断面図である。
【図５】本発明の１つの実施態様を示すブロック図であ
る。
【図６】本発明を含むＤＲＡＭのメモリセルを製造する
工程の１つを示す断面図である。
【図７】本発明を含むＤＲＡＭのメモリセルを製造する
別の工程を示す断面図である。
【図８】本発明を含むＤＲＡＭのメモリセルを製造する
別の工程を示す断面図である。
【図９】本発明を含むＤＲＡＭのメモリセルを製造する
別の工程を示す断面図である。
【図１０】本発明を含むＤＲＡＭのメモリセルを製造す
る別の工程を示す断面図である。
【図１１】本発明を含むＤＲＡＭのメモリセルを製造す
る別の工程を示す断面図である。
【符号の説明】
１０、１２ メモリセル ２０ ワード線 ２２ 基板 ２４ ビット線 ２６ アクセス・トランジスタ ２８ コンデンサ ３０ 絶縁構造 ３２、３４ 不純物拡散領域 ３６ トランジスタ２６のゲート電極 ３８ ゲート絶縁層 ４０ コンデンサの下電極 ４２、４４ 絶縁層 ４６ 誘電体層 ４８ コンデンサの上電極 ５０ 溝 ５４ 浮動ゲート ６０ 検出回路 ６２ ブート回路 ６４ スイッチング回路

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】基板中に溝を有し、その溝は絶縁材料に整
    列させられて、ポリシリコンを充たされ、そのポリシリ
    コンが充電される、絶縁構造を有する半導体装置。
  2. 【請求項２】ａ）基板と、 ｂ）基板中の溝と、 ｃ）溝に整列させられた第１の絶縁層と、 ｄ）整列させられた溝を充たすポリシリコン体を含む浮
    動ゲートと、 ｅ）電荷を浮動ゲートに注入する充電器とを備えた絶縁
    構造を有する半導体装置。
  3. 【請求項３】ａ）浮動ゲートの上および基板の少なくと
    も一部の上に配置される第２の絶縁層と、 ｂ）浮動ゲートの上の第２の絶縁層の少なくとも一部の
    上に配置されるポリシリコン層とを更に備えた請求項２
    記載の半導体装置。
  4. 【請求項４】ポリシリコン層はメモリセル・アレイのワ
    ード線であり、このワード線は、基板の上に互いに相対
    的に配置された複数のワード線および複数のビット線を
    有する請求項３記載の半導体装置。
  5. 【請求項５】充電器が、 ａ）浮動ゲートにおける電荷を検出するための検出回路
    と、 ｂ）ポリシリコンの層に充電電圧を加えるブート回路
    と、 ｃ）浮動ゲートにおける電荷が所定のレベル以下になっ
    た時に、ポリシリコンの層をブート回路に接続するため
    のスイッチング回路とを備えた請求項３記載の半導体装
    置。
  6. 【請求項６】浮動ゲートにおける電荷が所定のレベル以
    下になった時に、スイッチング回路はワード線をブート
    回路に接続し、かつ、浮動ゲートにおける電荷が所定の
    レベルより高くなった時に、スイッチング回路はワード
    線を動作回路に接続する請求項５記載の半導体装置。
  7. 【請求項７】上に半導体素子が形成される領域を形成す
    る素子を有する基板と、各素子形成領域を囲んで相互に
    分離されている複数の素子形成領域が設けられる絶縁構
    造とを備え、絶縁構造は、基板中の溝を含み、その溝は
    絶縁材料に整列させられて、ポリシリコンを充たされ、
    そのポリシリコンが充電される半導体装置。
  8. 【請求項８】ａ）基板と、 ｂ）相互に並列に配置され、基板の上を行方向に延長す
    る複数のワード線と、 ｃ）相互に並列に配置され、ワード線の上をワード線に
    全体として垂直に延長する複数のビット線と、 ｄ）基板中に溝を含む絶縁構造とを備え、溝は絶縁材料
    に整列させられて、ポリシリコンを充たされ、そのポリ
    シリコンが充電され、溝が列方向の多数のワード線の下
    および間に配置されている半導体装置。
  9. 【請求項９】ａ）１個のトランジスタと１個のコンデン
    サをおのおの含むメモリセルのアレイを備え、 ｂ）各トランジスタはゲート電極をゲート絶縁体上に有
    し、かつ、ゲート電極の両側で基板の表面に形成された
    ソース領域とドレイン領域を有し、ゲート電極は、絶縁
    構造とビット線接点の間に配置された第１のワード線の
    一部を含み、ソース領域とドレイン領域の一方はビット
    線接点に接続され、ソース領域とドレイン領域の他方は
    絶縁構造に隣接し、 ｃ）各コンデンサは下電極と、下電極と第２のワード線
    の間に挟まれた絶縁層と、下電極とゲート電極の間に挟
    まれた絶縁層と、下電極の上の上電極と、上電極と下電
    極の間に挾まれたセル誘電体層とを有し、下電極は、絶
    縁構造に隣接して、絶縁構造の１つの側の上に配置され
    ている第２のワード線の上とゲート電極の上に配置され
    ているソース領域およびドレイン領域に接続され、 ｄ）隣接するメモリセル中の第２のワード線の下および
    間に配置されている絶縁構造が、隣接するメモリセルの
    間を電気的に分離する、請求項８記載の半導体装置。
  10. 【請求項１０】絶縁構造は、ビット線接点を共有する少
    なくとも２個のメモリセルを囲む請求項９記載の半導体
    装置。
  11. 【請求項１１】浮動ゲートに電荷を注入する充電器を更
    に備えた請求項８記載の半導体装置。
  12. 【請求項１２】ａ）基板に溝を形成する工程と、 ｂ）溝を絶縁体に整列させる工程と、 ｃ）整列された溝にポリシリコンを充たして浮動ゲート
    を形成する工程と、 ｄ）浮動ゲートに電荷を注入する工程とを有する、絶縁
    構造を有する半導体装置の製造方法。
  13. 【請求項１３】ａ）浮動ゲートの表面と基板の少なくと
    も一部との上に絶縁体の層を配置する工程と、 ｂ）浮動ゲートの上の絶縁体の層の少なくとも一部の上
    にポリシリコンの層を配置する工程とを備え、 ｃ）浮動ゲートに電荷を注入する工程は、充電電圧をポ
    リシリコンの層に加えることを含む請求項１２記載の製
    造方法。
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