JPH05259272A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05259272A JPH05259272A JP8996092A JP8996092A JPH05259272A JP H05259272 A JPH05259272 A JP H05259272A JP 8996092 A JP8996092 A JP 8996092A JP 8996092 A JP8996092 A JP 8996092A JP H05259272 A JPH05259272 A JP H05259272A
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- JP
- Japan
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- transistor
- type transistor
- mos
- separating
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Abstract
(57)【要約】
【目的】 ＭＯＳ型トランジスタを用いて素子間を分離
する際に、カットオフバイアスを常時印加する必要のな
い素子分離を実現する。 【構成】 ＭＯＳ型トランジスタのカットオフを利用し
た素子分離において、ＦＡＭＯＳ型トランジスタを用
い、該トランジスタのフローティングゲート３０への電
荷蓄積によるカットオフを利用して素子分離を行う。ま
たフローティングゲート絶縁膜３０としてＰＺＴ膜を用
いる。
する際に、カットオフバイアスを常時印加する必要のな
い素子分離を実現する。 【構成】 ＭＯＳ型トランジスタのカットオフを利用し
た素子分離において、ＦＡＭＯＳ型トランジスタを用
い、該トランジスタのフローティングゲート３０への電
荷蓄積によるカットオフを利用して素子分離を行う。ま
たフローティングゲート絶縁膜３０としてＰＺＴ膜を用
いる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体基板上に形成されるＭＯＳ型トランジスタと抵抗
領域等とを分離用トランジスタを用いて分離する素子分
離構造に関するものである。
半導体基板上に形成されるＭＯＳ型トランジスタと抵抗
領域等とを分離用トランジスタを用いて分離する素子分
離構造に関するものである。
【０００２】
【従来の技術】図２(a),(b),(c) は従来の半導体装置に
おける素子分離構造及びその製造工程を示す断面図及び
平面図を示す。図２において、１は半導体基板、２，３
は分離用ＭＯＳ型トランジスタのゲート絶縁膜及びゲー
ト電極、４，５はＭＯＳトランジスタのゲート絶縁膜及
びゲート電極、６，７はＭＯＳ型トランジスタのソース
領域及びドレイン領域、８はＭＯＳ型トランジスタと分
離すべき抵抗領域を示す。
おける素子分離構造及びその製造工程を示す断面図及び
平面図を示す。図２において、１は半導体基板、２，３
は分離用ＭＯＳ型トランジスタのゲート絶縁膜及びゲー
ト電極、４，５はＭＯＳトランジスタのゲート絶縁膜及
びゲート電極、６，７はＭＯＳ型トランジスタのソース
領域及びドレイン領域、８はＭＯＳ型トランジスタと分
離すべき抵抗領域を示す。
【０００３】次に製造工程について説明する。まず、図
２(a) に示すように、半導体基板１上の所定場所に分離
用ＭＯＳ型トランジスタのゲート絶縁膜２，ゲート電極
３を形成する。
２(a) に示すように、半導体基板１上の所定場所に分離
用ＭＯＳ型トランジスタのゲート絶縁膜２，ゲート電極
３を形成する。
【０００４】次に、図２(b) に示すように、ＭＯＳ型ト
ランジスタのゲート絶縁膜４，ゲート電極５を形成した
後、イオン注入によりＭＯＳトランジスタのソース領域
６，ドレイン領域７、及び該ＭＯＳ型トランジスタと分
離すべき抵抗領域８を形成する。
ランジスタのゲート絶縁膜４，ゲート電極５を形成した
後、イオン注入によりＭＯＳトランジスタのソース領域
６，ドレイン領域７、及び該ＭＯＳ型トランジスタと分
離すべき抵抗領域８を形成する。
【０００５】次に動作について説明する。図２(c) に示
すように、分離用ＭＯＳ型トランジスタがカットオフす
る電圧をゲート３に印加することにより、分離用トラン
ジスタに囲まれたＭＯＳ型トランジスタと隣接する抵抗
領域８の間の素子分離が行われる。
すように、分離用ＭＯＳ型トランジスタがカットオフす
る電圧をゲート３に印加することにより、分離用トラン
ジスタに囲まれたＭＯＳ型トランジスタと隣接する抵抗
領域８の間の素子分離が行われる。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、素子分離のために素子分離
用トランジスタのゲート電極に常時バイアスを印加する
必要があり、このためバイアス用の電源回路を必要とし
た。またこの電源回路にトラブルが生じ、バイアスが印
加できない場合には、素子分離が全くできないなどの問
題点があった。
上のように構成されており、素子分離のために素子分離
用トランジスタのゲート電極に常時バイアスを印加する
必要があり、このためバイアス用の電源回路を必要とし
た。またこの電源回路にトラブルが生じ、バイアスが印
加できない場合には、素子分離が全くできないなどの問
題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、分離用ＭＯＳ型トランジスタの
ゲート電極にカットオフ用のバイアスを印加することな
しに素子分離を行うことができる半導体装置を得ること
を目的とする。
ためになされたもので、分離用ＭＯＳ型トランジスタの
ゲート電極にカットオフ用のバイアスを印加することな
しに素子分離を行うことができる半導体装置を得ること
を目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、分離用ＭＯＳ型トランジスタとして、不揮発性Ｍ
ＯＳ型トランジスタを用いるようにしたものである。
置は、分離用ＭＯＳ型トランジスタとして、不揮発性Ｍ
ＯＳ型トランジスタを用いるようにしたものである。
【０００９】
【作用】この発明においては、素子分離用ＭＯＳトラン
ジスタにＦＡＭＯＳ型トランジスタ等の不揮発性トラン
ジスタを用い、該トランジスタをカットオフさせること
により、カットオフバイアスを常時印加することなし
に、素子間分離を行うことができる。
ジスタにＦＡＭＯＳ型トランジスタ等の不揮発性トラン
ジスタを用い、該トランジスタをカットオフさせること
により、カットオフバイアスを常時印加することなし
に、素子間分離を行うことができる。
【００１０】
【実施例】以下、本発明の一実施例による半導体装置を
図１に基づいて説明する。図１において、図２と同一符
号は同一または相当部分を示し、２０，３０は分離用Ｆ
ＡＭＯＳ(floating gate avalanche metal oxide semic
onductor) トランジスタのフローティングゲート絶縁膜
及びフローティングゲート、２，３は同じくＦＡＭＯＳ
トランジスタの制御用ゲート絶縁膜及びゲート電極であ
る。
図１に基づいて説明する。図１において、図２と同一符
号は同一または相当部分を示し、２０，３０は分離用Ｆ
ＡＭＯＳ(floating gate avalanche metal oxide semic
onductor) トランジスタのフローティングゲート絶縁膜
及びフローティングゲート、２，３は同じくＦＡＭＯＳ
トランジスタの制御用ゲート絶縁膜及びゲート電極であ
る。
【００１１】つぎに製造工程について説明する。まず、
図１(a) に示すように、半導体基板１上の所定場所に分
離用ＦＡＭＯＳ型トランジスタのフローティングゲート
絶縁膜２０，フローティングゲート３０を形成した後、
さらに、分離用ＦＡＭＯＳ型トランジスタの制御用ゲー
ト絶縁膜２，制御用ゲート電極３を形成する。
図１(a) に示すように、半導体基板１上の所定場所に分
離用ＦＡＭＯＳ型トランジスタのフローティングゲート
絶縁膜２０，フローティングゲート３０を形成した後、
さらに、分離用ＦＡＭＯＳ型トランジスタの制御用ゲー
ト絶縁膜２，制御用ゲート電極３を形成する。
【００１２】次に、図２(b) に示すように、ＭＯＳ型ト
ランジスタのゲート絶縁膜４，ゲート電極５を形成し、
さらにイオン注入によりソース領域６，ドレイン領域７
及びＭＯＳ型トランジスタと分離すべき抵抗領域８を形
成する。
ランジスタのゲート絶縁膜４，ゲート電極５を形成し、
さらにイオン注入によりソース領域６，ドレイン領域７
及びＭＯＳ型トランジスタと分離すべき抵抗領域８を形
成する。
【００１３】次に動作について説明する。図１(c) に示
すように、分離用ＦＡＭＯＳ型トランジスタのフローテ
ィングゲート３０に電荷を注入して蓄積すべく、制御用
ゲート３及び半導体基板１間に、外的に書き込み回路等
によりバイアスを印加し、該トランジスタをカットオフ
することにより、ＭＯＳ型トランジスタと抵抗領域８間
を素子分離する。一度電荷をフローティングゲート３０
に蓄積すれば、制御用ゲート３へのバイアス印加は必要
でなくなるため、それ以降のカットオフバイアスが不必
要となり、バイアス用の電源回路を常時具備する必要が
なくなる。
すように、分離用ＦＡＭＯＳ型トランジスタのフローテ
ィングゲート３０に電荷を注入して蓄積すべく、制御用
ゲート３及び半導体基板１間に、外的に書き込み回路等
によりバイアスを印加し、該トランジスタをカットオフ
することにより、ＭＯＳ型トランジスタと抵抗領域８間
を素子分離する。一度電荷をフローティングゲート３０
に蓄積すれば、制御用ゲート３へのバイアス印加は必要
でなくなるため、それ以降のカットオフバイアスが不必
要となり、バイアス用の電源回路を常時具備する必要が
なくなる。
【００１４】このように本実施例によれば、分離用ＭＯ
Ｓ型トランジスタとして、ＦＡＭＯＳ型トランジスタを
用い、フローティングゲート３０に電荷を注入して該ト
ランジスタをカットオフさせることにより、ＭＯＳトラ
ンジスタのソース領域６，ドレイン領域７と隣接する抵
抗領域８とを分離するようにしたから、一旦カットオフ
させた後はバイアスを印加する必要がなく、デバイスと
してバイアス用の電源回路を不要とすることができる。
Ｓ型トランジスタとして、ＦＡＭＯＳ型トランジスタを
用い、フローティングゲート３０に電荷を注入して該ト
ランジスタをカットオフさせることにより、ＭＯＳトラ
ンジスタのソース領域６，ドレイン領域７と隣接する抵
抗領域８とを分離するようにしたから、一旦カットオフ
させた後はバイアスを印加する必要がなく、デバイスと
してバイアス用の電源回路を不要とすることができる。
【００１５】次に本発明の他の実施例による半導体装置
を説明する。この実施例では、上記ＦＡＭＯＳトランジ
スタのフローティングゲート絶縁膜２０にＰＺＴ（ジル
コン酸チタン酸鉛）を超電導膜として用いるようにした
ものである。これにより、フローティングゲート３０へ
の電荷蓄積に必要な、制御用ゲート３へのアバランシェ
印加バイアス電圧を低くして、電荷蓄積を容易にすると
ともに、印加バイアス時のストレスを減少させることが
できる。
を説明する。この実施例では、上記ＦＡＭＯＳトランジ
スタのフローティングゲート絶縁膜２０にＰＺＴ（ジル
コン酸チタン酸鉛）を超電導膜として用いるようにした
ものである。これにより、フローティングゲート３０へ
の電荷蓄積に必要な、制御用ゲート３へのアバランシェ
印加バイアス電圧を低くして、電荷蓄積を容易にすると
ともに、印加バイアス時のストレスを減少させることが
できる。
【００１６】なお、上記各実施例では、ＭＯＳ型トラン
ジスタと抵抗領域の素子分離について述べたが、ＭＯＳ
型トランジスタ同士間または抵抗領域同士間等、他の分
離すべき素子間を分離する場合についても同様な効果を
奏する。
ジスタと抵抗領域の素子分離について述べたが、ＭＯＳ
型トランジスタ同士間または抵抗領域同士間等、他の分
離すべき素子間を分離する場合についても同様な効果を
奏する。
【００１７】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、素子分離用ＭＯＳトランジスタにＦＡＭＯ
Ｓ型トランジスタ等の不揮発性トランジスタを用い、該
トランジスタをカットオフさせることにより素子間分離
を行うようにしたので、カットオフバイアスを常時印加
する必要がなく、その結果、素子間分離のためのバイア
ス発生用の電源回路が不要な半導体装置を得ることがで
き、またバイアス回路の故障による素子分離不良が発生
することがないという効果がある。
置によれば、素子分離用ＭＯＳトランジスタにＦＡＭＯ
Ｓ型トランジスタ等の不揮発性トランジスタを用い、該
トランジスタをカットオフさせることにより素子間分離
を行うようにしたので、カットオフバイアスを常時印加
する必要がなく、その結果、素子間分離のためのバイア
ス発生用の電源回路が不要な半導体装置を得ることがで
き、またバイアス回路の故障による素子分離不良が発生
することがないという効果がある。
【図１】本発明の一実施例による半導体装置の構成図及
び製造工程図。
び製造工程図。
【図２】従来の半導体装置の構成図及び製造工程図。
１ 半導体基板 ２ 分離用ＭＯＳ型及びＦＡＭＯＳ型トランジスタゲ
ート絶縁膜 ３ 分離用ＭＯＳ型及びＦＡＭＯＳ型トランジスタゲ
ート ４ ＭＯＳ型トランジスタゲート絶縁膜 ５ ＭＯＳ型トランジスタ ６ ＭＯＳ型トランジスタソース領域 ７ ＭＯＳ型トランジスタドレイン領域 ８ 抵抗領域 ２０ フローティングゲート絶縁膜 ３０ フローティングゲート
ート絶縁膜 ３ 分離用ＭＯＳ型及びＦＡＭＯＳ型トランジスタゲ
ート ４ ＭＯＳ型トランジスタゲート絶縁膜 ５ ＭＯＳ型トランジスタ ６ ＭＯＳ型トランジスタソース領域 ７ ＭＯＳ型トランジスタドレイン領域 ８ 抵抗領域 ２０ フローティングゲート絶縁膜 ３０ フローティングゲート
Claims (2)
- 【請求項１】 半導体基板上に隣接して形成された素子
間を分離するための分離用ＭＯＳ型トランジスタを有す
る半導体装置において、 上記分離用ＭＯＳ型トランジスタとして、不揮発性トラ
ンジスタを用い、該トランジスタをカットオフさせるこ
とにより上記素子間を分離するようにしたことを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、上
記不揮発性トランジスタの浮遊ゲート絶縁膜は、ジルコ
ン酸チタン酸鉛を用いた超伝導膜であることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8996092A JPH05259272A (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8996092A JPH05259272A (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259272A true JPH05259272A (ja) | 1993-10-08 |
Family
ID=13985261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8996092A Pending JPH05259272A (ja) | 1992-03-13 | 1992-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259272A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107189A (ja) * | 1994-07-14 | 1996-04-23 | Micron Technol Inc | 絶縁構造を有する半導体装置とその製造方法 |
| US5861650A (en) * | 1996-08-09 | 1999-01-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising an FPGA |
| JP2007324381A (ja) * | 2006-06-01 | 2007-12-13 | Sanyo Electric Co Ltd | 半導体装置 |
-
1992
- 1992-03-13 JP JP8996092A patent/JPH05259272A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107189A (ja) * | 1994-07-14 | 1996-04-23 | Micron Technol Inc | 絶縁構造を有する半導体装置とその製造方法 |
| US5861650A (en) * | 1996-08-09 | 1999-01-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising an FPGA |
| JP2007324381A (ja) * | 2006-06-01 | 2007-12-13 | Sanyo Electric Co Ltd | 半導体装置 |
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