JP2760995B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2760995B2 JP2760995B2 JP63199543A JP19954388A JP2760995B2 JP 2760995 B2 JP2760995 B2 JP 2760995B2 JP 63199543 A JP63199543 A JP 63199543A JP 19954388 A JP19954388 A JP 19954388A JP 2760995 B2 JP2760995 B2 JP 2760995B2
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- mos transistor
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- gate insulating
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、絶縁ゲート型素子（MOS素子）を含む半導
体装置に係り、特にMOSトランジスタに対する電源入力
路あるいは高電圧入力路に関する。
体装置に係り、特にMOSトランジスタに対する電源入力
路あるいは高電圧入力路に関する。
（従来の技術） 従来、MOS素子を含む半導体装置におけるMOSトランジ
スタへの電源入力に関しては、基本的には、第３図
（ａ）、（ｂ）に示すように、例えばＮチャネル型のMO
SトランジスタTnのドレイン32およびゲート30に直接に
電源電圧Vdが入力されている。一方、近年の半導体装置
の高集積化と高性能化の要求を達成するため、素子寸法
の縮小化とゲート絶縁膜31の薄膜化が必須となつてい
る。
スタへの電源入力に関しては、基本的には、第３図
（ａ）、（ｂ）に示すように、例えばＮチャネル型のMO
SトランジスタTnのドレイン32およびゲート30に直接に
電源電圧Vdが入力されている。一方、近年の半導体装置
の高集積化と高性能化の要求を達成するため、素子寸法
の縮小化とゲート絶縁膜31の薄膜化が必須となつてい
る。
しかし、外部電源電圧は、従来製品との互換性や外部
機器との接続の関係で必ずしも低下しない。この場合、
MOSトランジスタのゲート絶縁膜31は薄膜化されている
ので、外部電源電圧をそのままMOSトランジスタに入力
すると、ゲート絶縁膜31に高電界が印加され、ゲート絶
縁膜31の破壊や素子寿命の低下などの信頼性不良が生じ
る。即ち、ＮチャネルＥ型のMOSトランジスタを例にと
ると、MOSトランジスタのドレイン32にVdが印加されて
いる場合、ゲート電圧Vgが０（Ｖ）のとき、トランジス
タはオフになり、そのゲート絶縁膜31にはVg−Vd＝−Vd
の電圧がかかる。また、ドレイン32に０（Ｖ）が印加さ
れている場合、ゲート電圧VgがVdのとき、トランジスタ
はオフになり、そのゲート絶縁膜31にはVd−Vg＝Vdの電
圧がかかる。従って、このゲート絶縁膜31にかかる電圧
が臨界値より大きい場合には、ゲート絶縁膜31の不良が
発生する。
機器との接続の関係で必ずしも低下しない。この場合、
MOSトランジスタのゲート絶縁膜31は薄膜化されている
ので、外部電源電圧をそのままMOSトランジスタに入力
すると、ゲート絶縁膜31に高電界が印加され、ゲート絶
縁膜31の破壊や素子寿命の低下などの信頼性不良が生じ
る。即ち、ＮチャネルＥ型のMOSトランジスタを例にと
ると、MOSトランジスタのドレイン32にVdが印加されて
いる場合、ゲート電圧Vgが０（Ｖ）のとき、トランジス
タはオフになり、そのゲート絶縁膜31にはVg−Vd＝−Vd
の電圧がかかる。また、ドレイン32に０（Ｖ）が印加さ
れている場合、ゲート電圧VgがVdのとき、トランジスタ
はオフになり、そのゲート絶縁膜31にはVd−Vg＝Vdの電
圧がかかる。従って、このゲート絶縁膜31にかかる電圧
が臨界値より大きい場合には、ゲート絶縁膜31の不良が
発生する。
これを避けるために、電源電圧降下回路により電源入
力を降圧して内部回路を供給する等の対策が提案されて
いるが、電源入力初段のMOSトランジスタには内部MOSト
ランジスタと同じ膜厚のゲート絶縁膜を用いることがで
きず、電源入力初段の素子と内部MOS素子とのゲート絶
縁膜を異ならせるように形成する等の方法をとる必要が
あり、コストの上昇をきたすなどの問題があった。
力を降圧して内部回路を供給する等の対策が提案されて
いるが、電源入力初段のMOSトランジスタには内部MOSト
ランジスタと同じ膜厚のゲート絶縁膜を用いることがで
きず、電源入力初段の素子と内部MOS素子とのゲート絶
縁膜を異ならせるように形成する等の方法をとる必要が
あり、コストの上昇をきたすなどの問題があった。
また、二層のゲート電極を有する不揮発性メモリ等の
ように高電圧を用いる半導体装置では、高電圧系のMOS
トランジスタのゲート絶縁膜を内部MOSトランジスタの
ゲート絶縁膜よりも厚く形成する必要があり、これに伴
って工程が複雑になり、コストの上昇をきたすなどの問
題があった。
ように高電圧を用いる半導体装置では、高電圧系のMOS
トランジスタのゲート絶縁膜を内部MOSトランジスタの
ゲート絶縁膜よりも厚く形成する必要があり、これに伴
って工程が複雑になり、コストの上昇をきたすなどの問
題があった。
（発明が解決しようとする課題） 本発明は、上記したように半導体装置の高集積化と高
性能化の要求を達成するためにMOSトランジスタのゲー
ト絶縁膜の薄膜化を進める際、電源入力初段のMOSトラ
ンジスタや高電圧系のMOSトランジスタのゲート絶縁膜
を内部MOSトランジスタのゲート絶縁膜よりも厚く形成
する必要があり、コストの上昇をきたすなどの問題があ
るという点を解決すべくなされたもので、電源入力初段
のMOSトランジスタや高電圧系のMOSトランジスタのゲー
ト絶縁膜を内部MOSトランジスタのゲート絶縁膜と例え
ば同じ厚さで形成しても、ゲート絶縁膜の破壊や素子寿
命の低下などの信頼性不良が生じることがなくなり、工
程の複雑化やコストの上昇をきたすこともなく、MOSト
ランジスタの保護が可能になる半導体装置を提供するこ
とを目的とする。
性能化の要求を達成するためにMOSトランジスタのゲー
ト絶縁膜の薄膜化を進める際、電源入力初段のMOSトラ
ンジスタや高電圧系のMOSトランジスタのゲート絶縁膜
を内部MOSトランジスタのゲート絶縁膜よりも厚く形成
する必要があり、コストの上昇をきたすなどの問題があ
るという点を解決すべくなされたもので、電源入力初段
のMOSトランジスタや高電圧系のMOSトランジスタのゲー
ト絶縁膜を内部MOSトランジスタのゲート絶縁膜と例え
ば同じ厚さで形成しても、ゲート絶縁膜の破壊や素子寿
命の低下などの信頼性不良が生じることがなくなり、工
程の複雑化やコストの上昇をきたすこともなく、MOSト
ランジスタの保護が可能になる半導体装置を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、MOSトランジスタおよび浮遊ゲート型トラ
ンジスタを含む半導体装置において、上記MOSトランジ
スタのドレインに対する電源入力路あるいはゲート入力
路に上記浮遊ゲート型トランジスタが電圧降下用素子と
して挿入接続されていることを特徴とする。
ンジスタを含む半導体装置において、上記MOSトランジ
スタのドレインに対する電源入力路あるいはゲート入力
路に上記浮遊ゲート型トランジスタが電圧降下用素子と
して挿入接続されていることを特徴とする。
（作用） 浮遊ゲート型トランジスタの基板・浮遊ゲート間の容
量C1、浮遊ゲート・制御ゲート間の容量C2、浮遊ゲート
・ドレイン領域間の容量C3の容量化を適当に設定するこ
とにより、殆んど任意の電圧にVd電圧を降下させること
ができ、この降下させた電圧がMOSトランジスタに与え
られるようになる。従って、半導体装置の高集積化と高
性能化の要求を達成するためのMOSトランジスタのゲー
ト絶縁膜の薄膜化を進めても、MOSトランジスタのゲー
ト絶縁膜の破壊や素子寿命の低下などの信頼性不良が生
じなくなる。
量C1、浮遊ゲート・制御ゲート間の容量C2、浮遊ゲート
・ドレイン領域間の容量C3の容量化を適当に設定するこ
とにより、殆んど任意の電圧にVd電圧を降下させること
ができ、この降下させた電圧がMOSトランジスタに与え
られるようになる。従って、半導体装置の高集積化と高
性能化の要求を達成するためのMOSトランジスタのゲー
ト絶縁膜の薄膜化を進めても、MOSトランジスタのゲー
ト絶縁膜の破壊や素子寿命の低下などの信頼性不良が生
じなくなる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図はMOSトランジスタおよび二重多結晶シリコン
ゲート構造の浮遊ゲート型トランジスタを含む半導体装
置、例えばEPROM（紫外線消去型再書込み可能な読出し
専用メモリ）の一部の回路を示しており、TnはＮチャネ
ル型のMOSトランジスタ、TfdおよTfgはそれぞれＮチャ
ネル型の浮遊ゲート型トランジスタであってEPROMメモ
リセルと同様に構成されている。上記MOSトランジスタT
nのソースは接地電位端に接続されており、そのドレイ
ン（出力ノード）は電圧降下用素子となる第１の浮遊ゲ
ート型トランジスタTfdを介してVd電源ノードに接続さ
れており、そのゲートは第２の浮遊ゲート型トランジス
タTfgを介して入力ノードに接続されている。上記浮遊
ゲート型トランジスタTfdおよびTfgは、それぞれの制御
ゲート・ドレイン相互が接続されており、それぞれのゲ
ート閾値分だけ低下した電圧を前記MOSトランジスタTn
のドレインとゲートとに与えるものである。
ゲート構造の浮遊ゲート型トランジスタを含む半導体装
置、例えばEPROM（紫外線消去型再書込み可能な読出し
専用メモリ）の一部の回路を示しており、TnはＮチャネ
ル型のMOSトランジスタ、TfdおよTfgはそれぞれＮチャ
ネル型の浮遊ゲート型トランジスタであってEPROMメモ
リセルと同様に構成されている。上記MOSトランジスタT
nのソースは接地電位端に接続されており、そのドレイ
ン（出力ノード）は電圧降下用素子となる第１の浮遊ゲ
ート型トランジスタTfdを介してVd電源ノードに接続さ
れており、そのゲートは第２の浮遊ゲート型トランジス
タTfgを介して入力ノードに接続されている。上記浮遊
ゲート型トランジスタTfdおよびTfgは、それぞれの制御
ゲート・ドレイン相互が接続されており、それぞれのゲ
ート閾値分だけ低下した電圧を前記MOSトランジスタTn
のドレインとゲートとに与えるものである。
第２図は、上記MOSトランジスタTnおよびそのドレイ
ン側の浮遊ゲート型トランジスタTfdを代表的に取り出
して構造の一例を示しており、それぞれ例えばライトリ
ー・ドープト・ドレイン（Lightly Doped Drain;LDD）
構造が採用されている。即ち、20はＰ型半導体基板、21
および22はMOSトランジスタTnのゲート絶縁膜および多
結晶シリコンからなるゲート電極、23および24は上記MO
SトランジスタTnのドレイン用の高濃度のN+不純物領域
および低濃度のN-不純物領域、25および26は上記MOSト
ランジスタTnのソース用の高濃度のN+不純物領域および
低濃度のN-不純物領域であり、高濃度のN+不純物領域2
3、25よりも内側（MOSトランジスタTnのチャネル領域
側）に低濃度のN-不純物領域24、26が存在するように形
成されている。
ン側の浮遊ゲート型トランジスタTfdを代表的に取り出
して構造の一例を示しており、それぞれ例えばライトリ
ー・ドープト・ドレイン（Lightly Doped Drain;LDD）
構造が採用されている。即ち、20はＰ型半導体基板、21
および22はMOSトランジスタTnのゲート絶縁膜および多
結晶シリコンからなるゲート電極、23および24は上記MO
SトランジスタTnのドレイン用の高濃度のN+不純物領域
および低濃度のN-不純物領域、25および26は上記MOSト
ランジスタTnのソース用の高濃度のN+不純物領域および
低濃度のN-不純物領域であり、高濃度のN+不純物領域2
3、25よりも内側（MOSトランジスタTnのチャネル領域
側）に低濃度のN-不純物領域24、26が存在するように形
成されている。
一方、27および28は浮遊ゲート型トランジスタTfdの
第１ゲート絶縁膜および第２ゲート絶縁膜、29および30
は上記浮遊ゲート型トランジスタTfdの第１ゲート電極
（多結晶シリコンからなる浮遊ゲート）および第２ゲー
ト電極（多結晶シリコンからなる制御ゲート）、31およ
び32は上記浮遊ゲート型トランジスタTfdのドレイン用
の高濃度のN+不純物領域および低濃度のN-不純物領域、
33および34は上記浮遊ゲート型トランジスタTfdのソー
ス用の高濃度のN+不純物領域および低濃度のN-不純物領
域であり、高濃度のN+不純物領域31、33よりも内側（浮
遊ゲート型トランジスタTfdのチャネル領域側）に低濃
度のN-不純物領域32、34が存在するように形成されてい
る。そして、上記MOSトランジスタTnのドレイン用の高
濃度のN+不純物領域23と浮遊ゲート型トランジスタTfd
のソース用の高濃度のN+不純物領域33とが連なるように
形成されている。
第１ゲート絶縁膜および第２ゲート絶縁膜、29および30
は上記浮遊ゲート型トランジスタTfdの第１ゲート電極
（多結晶シリコンからなる浮遊ゲート）および第２ゲー
ト電極（多結晶シリコンからなる制御ゲート）、31およ
び32は上記浮遊ゲート型トランジスタTfdのドレイン用
の高濃度のN+不純物領域および低濃度のN-不純物領域、
33および34は上記浮遊ゲート型トランジスタTfdのソー
ス用の高濃度のN+不純物領域および低濃度のN-不純物領
域であり、高濃度のN+不純物領域31、33よりも内側（浮
遊ゲート型トランジスタTfdのチャネル領域側）に低濃
度のN-不純物領域32、34が存在するように形成されてい
る。そして、上記MOSトランジスタTnのドレイン用の高
濃度のN+不純物領域23と浮遊ゲート型トランジスタTfd
のソース用の高濃度のN+不純物領域33とが連なるように
形成されている。
なお、浮遊ゲート型トランジスタTfdの制御ゲート電
極30は、シリサイドの多結晶シリコンとの積層構造であ
ってもよい。また、MOSトランジスタTnのゲート絶縁膜2
1と浮遊ゲート型トランジスタTfdの第１ゲート絶縁膜27
としてはシリコン酸化膜を用いており、浮遊ゲート型ト
ランジスタTfdの第２ゲート絶縁膜28としては、シリコ
ン酸化膜のみ、あるいは、シリコン酸化膜とシリコン窒
化膜との積層構造を含むものを用いることができる。
極30は、シリサイドの多結晶シリコンとの積層構造であ
ってもよい。また、MOSトランジスタTnのゲート絶縁膜2
1と浮遊ゲート型トランジスタTfdの第１ゲート絶縁膜27
としてはシリコン酸化膜を用いており、浮遊ゲート型ト
ランジスタTfdの第２ゲート絶縁膜28としては、シリコ
ン酸化膜のみ、あるいは、シリコン酸化膜とシリコン窒
化膜との積層構造を含むものを用いることができる。
いま、浮遊ゲート型トランジスタTfdのドレインにVd
が印加されている場合、その制御ゲート電極30の電圧Vc
gが０（Ｖ）のときには、上記トランジスタTfdはオフに
なり、その第１ゲート絶縁膜27にはVfg−Vdの電圧がか
かる。ここで、Vfgは上記トランジスタTfdの浮遊ゲート
電極29の電圧であり、次式で示すように容量比で決ま
る。即ち、上記トランジスタTfdの基板20と浮遊ゲート
電極29との間の容量をC1、浮遊ゲート電極29と制御ゲー
ト電極30との間の容量をC2、浮遊ゲート電極29とドレイ
ン領域との間の容量をC3で表し、C1＋C2＋C3＝Ctで表わ
すと、 Vfg＝（C2/Ct）Vcg ＋（C3/Ct）Vd になる。このとき、Vcg＝０（Ｖ）であるから Vfg−Vd＝（C3/Ct−１）Vd ＝−｛（C1＋C2）/Ct｝Vd＜Vd になり、第１ゲート絶縁膜27にかかる電圧はVdよりも緩
和されることになる。
が印加されている場合、その制御ゲート電極30の電圧Vc
gが０（Ｖ）のときには、上記トランジスタTfdはオフに
なり、その第１ゲート絶縁膜27にはVfg−Vdの電圧がか
かる。ここで、Vfgは上記トランジスタTfdの浮遊ゲート
電極29の電圧であり、次式で示すように容量比で決ま
る。即ち、上記トランジスタTfdの基板20と浮遊ゲート
電極29との間の容量をC1、浮遊ゲート電極29と制御ゲー
ト電極30との間の容量をC2、浮遊ゲート電極29とドレイ
ン領域との間の容量をC3で表し、C1＋C2＋C3＝Ctで表わ
すと、 Vfg＝（C2/Ct）Vcg ＋（C3/Ct）Vd になる。このとき、Vcg＝０（Ｖ）であるから Vfg−Vd＝（C3/Ct−１）Vd ＝−｛（C1＋C2）/Ct｝Vd＜Vd になり、第１ゲート絶縁膜27にかかる電圧はVdよりも緩
和されることになる。
また、浮遊ゲート型トランジスタTfdのドレインに０
（Ｖ）が印加されている場合、その制御ゲート電極30の
電圧VcgがVdのとき、上記トランジスタTfdはオフにな
り、その第１ゲート絶縁膜27には Vd−Vfg ＝｛（C1＋C2）/Ct｝Vd＜Vd の電圧がかかることになり、Vdよりも緩和されることに
なる。
（Ｖ）が印加されている場合、その制御ゲート電極30の
電圧VcgがVdのとき、上記トランジスタTfdはオフにな
り、その第１ゲート絶縁膜27には Vd−Vfg ＝｛（C1＋C2）/Ct｝Vd＜Vd の電圧がかかることになり、Vdよりも緩和されることに
なる。
なお、上記したような状態は、浮遊ゲート電極29に電
荷が蓄積していない場合に成立するが、浮遊ゲート型ト
ランジスタTfdのゲート長を長くとり、ドレイン接合をL
DD構造とすることにより、浮遊ゲート電極29への電荷の
注入を完全に防止できる。
荷が蓄積していない場合に成立するが、浮遊ゲート型ト
ランジスタTfdのゲート長を長くとり、ドレイン接合をL
DD構造とすることにより、浮遊ゲート電極29への電荷の
注入を完全に防止できる。
上記したように、浮遊ゲート型トランジスタをMOSト
ランジスタの電圧降下用素子として挿入接続することに
より、浮遊ゲート型トランジスタのゲート閾値分だけ低
下した電圧が前記MOSトランジスタのドレインとゲート
とに与えられるようになる。この場合、前式に示したよ
うに浮遊ゲート型トランジスタの容量比を適当に設定す
ることにより、殆んど任意の電圧にVd電圧を降下させる
ことができる。
ランジスタの電圧降下用素子として挿入接続することに
より、浮遊ゲート型トランジスタのゲート閾値分だけ低
下した電圧が前記MOSトランジスタのドレインとゲート
とに与えられるようになる。この場合、前式に示したよ
うに浮遊ゲート型トランジスタの容量比を適当に設定す
ることにより、殆んど任意の電圧にVd電圧を降下させる
ことができる。
従って、半導体装置の高集積化と高性能化の要求を達
成するために、MOSトランジスタのゲート絶縁膜の薄膜
化を進める際、電源入力初段のMOSトランジスタや高電
圧系のMOSトランジスタのゲート絶縁膜を内部MOSトラン
ジスタのゲート絶縁膜と例えば同じ厚さで形成しても、
ゲート絶縁膜の破壊や素子寿命の低下などの信頼性不良
が生じることがなくなる。
成するために、MOSトランジスタのゲート絶縁膜の薄膜
化を進める際、電源入力初段のMOSトランジスタや高電
圧系のMOSトランジスタのゲート絶縁膜を内部MOSトラン
ジスタのゲート絶縁膜と例えば同じ厚さで形成しても、
ゲート絶縁膜の破壊や素子寿命の低下などの信頼性不良
が生じることがなくなる。
しかも、上記したように浮遊ゲート型トランジスタを
MOSトランジスタの電圧降下用素子として挿入接続する
構造は、二層以上のゲート電極を有する半導体素子にお
いては、容易に形成することができ、工程の複雑化やコ
ストの上昇をきたすこともない。
MOSトランジスタの電圧降下用素子として挿入接続する
構造は、二層以上のゲート電極を有する半導体素子にお
いては、容易に形成することができ、工程の複雑化やコ
ストの上昇をきたすこともない。
なお、上記実施例はEPROMに示したが、二層以上のゲ
ート電極を有するその他の半導体装置（SRAMやDRAMな
ど）にも本発明を適用できる。また、上記実施例のよう
なＮチヤネル型のMOS素子に限らず、Ｐチヤネル型のMOS
素子にも本発明を適用できる。
ート電極を有するその他の半導体装置（SRAMやDRAMな
ど）にも本発明を適用できる。また、上記実施例のよう
なＮチヤネル型のMOS素子に限らず、Ｐチヤネル型のMOS
素子にも本発明を適用できる。
［発明の効果］ 上述したように本発明の半導体装置によれば、半導体
装置の高集積化と高性能化の要求を達成するためにMOS
トランジスタのゲート絶縁膜の薄膜化を進める際、電源
入力初段のMOSトランジスタや高電圧系のMOSトランジス
タのゲート絶縁膜を内部MOSトランジスタのゲート絶縁
膜と例えば同じ厚さで形成しても、ゲート絶縁膜の破壊
や素子寿命の低下などの信頼性不良が生じることがなく
なり、工程の複雑化やコストの上昇をきたすこともな
く、MOSトランジスタの保護が可能になる。
装置の高集積化と高性能化の要求を達成するためにMOS
トランジスタのゲート絶縁膜の薄膜化を進める際、電源
入力初段のMOSトランジスタや高電圧系のMOSトランジス
タのゲート絶縁膜を内部MOSトランジスタのゲート絶縁
膜と例えば同じ厚さで形成しても、ゲート絶縁膜の破壊
や素子寿命の低下などの信頼性不良が生じることがなく
なり、工程の複雑化やコストの上昇をきたすこともな
く、MOSトランジスタの保護が可能になる。
第１図は本発明の半導体装置における一部の一実施例を
示す回路図、第２図は第１図中のMOSトランジスタおよ
びそのドレイン側の浮遊ゲート型トランジスタの構造の
一例を示す断面図、第３図（ａ）は従来の半導体装置に
おける電源入力初段のMOSトランジスタを示す回路図、
第３図（ｂ）は同図（ａ）のMOSトランジスタの構造を
示す断面図である。 Tn……MOSトランジスタ、Tfd、Tfg……浮遊ゲート型ト
ランジスタ、20……Ｐ型半導体基板、21……ゲート絶縁
膜、22……ゲート電極、23……ドレイン用の高濃度のN+
不純物領域、24……ドレイン用の低濃度のN-不純物領
域、25……ソース用の高濃度のN+不純物領域、26……ソ
ース用の低濃度のN-不純物領域、27……第１ゲート絶縁
膜、28……第２ゲート絶縁膜、29……第１ゲート電極
（浮遊ゲート電極）、30……第２ゲート電極（制御ゲー
ト電極）、31……ドレイン用の高濃度のN+不純物領域、
32……ドレイン用の低濃度のN-不純物領域、33……ソー
ス用の高濃度のN+不純物領域、34……ソース用の低濃度
のN-不純物領域、C1、C2、C3……容量。
示す回路図、第２図は第１図中のMOSトランジスタおよ
びそのドレイン側の浮遊ゲート型トランジスタの構造の
一例を示す断面図、第３図（ａ）は従来の半導体装置に
おける電源入力初段のMOSトランジスタを示す回路図、
第３図（ｂ）は同図（ａ）のMOSトランジスタの構造を
示す断面図である。 Tn……MOSトランジスタ、Tfd、Tfg……浮遊ゲート型ト
ランジスタ、20……Ｐ型半導体基板、21……ゲート絶縁
膜、22……ゲート電極、23……ドレイン用の高濃度のN+
不純物領域、24……ドレイン用の低濃度のN-不純物領
域、25……ソース用の高濃度のN+不純物領域、26……ソ
ース用の低濃度のN-不純物領域、27……第１ゲート絶縁
膜、28……第２ゲート絶縁膜、29……第１ゲート電極
（浮遊ゲート電極）、30……第２ゲート電極（制御ゲー
ト電極）、31……ドレイン用の高濃度のN+不純物領域、
32……ドレイン用の低濃度のN-不純物領域、33……ソー
ス用の高濃度のN+不純物領域、34……ソース用の低濃度
のN-不純物領域、C1、C2、C3……容量。
Claims (1)
- 【請求項１】MOSトランジスタと、 このMOSトランジスタの高電圧入力路に挿入接続され、
少なくともドレイン構造が低濃度不純物層および高濃度
不純物層からなる二重層構造を有してなる浮遊ゲート型
トランジスタからなる電圧降下素子と を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199543A JP2760995B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199543A JP2760995B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247875A JPH0247875A (ja) | 1990-02-16 |
| JP2760995B2 true JP2760995B2 (ja) | 1998-06-04 |
Family
ID=16409576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199543A Expired - Fee Related JP2760995B2 (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760995B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4085354B2 (ja) | 2000-08-31 | 2008-05-14 | 株式会社オーノ | タフテッドカーペットと一次基布 |
| KR20030084986A (ko) | 2001-03-17 | 2003-11-01 | 기쥬로 가와키타 | 신축 가능한 스트랩 및 그것을 구비하는 백 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184793A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electronics Corp | 半導体メモリ回路 |
| JPS62135011A (ja) * | 1985-12-06 | 1987-06-18 | Nec Corp | 半導体装置 |
-
1988
- 1988-08-10 JP JP63199543A patent/JP2760995B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0247875A (ja) | 1990-02-16 |
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