JPH06338589A - Ｍｉｓキャパシタ及びそれを用いた半導体装置並びに半導体装置の製造方法 - Google Patents
Ｍｉｓキャパシタ及びそれを用いた半導体装置並びに半導体装置の製造方法Info
- Publication number
- JPH06338589A JPH06338589A JP6053564A JP5356494A JPH06338589A JP H06338589 A JPH06338589 A JP H06338589A JP 6053564 A JP6053564 A JP 6053564A JP 5356494 A JP5356494 A JP 5356494A JP H06338589 A JPH06338589 A JP H06338589A
- Authority
- JP
- Japan
- Prior art keywords
- mis
- mis capacitor
- impurity diffusion
- film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 容量値の電圧依存性が実用可能な程度に小さ
いＭＩＳキャパシタと、このＭＩＳキャパシタを搭載し
た半導体装置とを低コストで提供する。 【構成】 電気回路に接続される２つの第１，第２端子
の間に介設されるＭＩＳキャパシタとして、共通の半導
体基板上に、第１，第２容量絶縁膜２１，２２と、第
１，第２容量絶縁膜上の第１，第２導電膜３１，３２
と、第１，第２容量絶縁膜下方の第１，第２不純物拡散
領域１１，１２とが形成されている。そして、第１導電
膜３１と第２不純物拡散領域１２とを第１端子６１に接
続する第１配線５１と、第２導電膜３１と第１不純物拡
散領域１２とを第２端子６２に接続する第２配線５２と
が形成されている。これにより、ＭＩＳキャパシタ特有
の電圧依存性を互いに打ち消して小さく抑制する。１層
のポリシリコン膜を用いるプロセスでＭＩＳキャパシタ
を安価に、小面積で形成することができる。
いＭＩＳキャパシタと、このＭＩＳキャパシタを搭載し
た半導体装置とを低コストで提供する。 【構成】 電気回路に接続される２つの第１，第２端子
の間に介設されるＭＩＳキャパシタとして、共通の半導
体基板上に、第１，第２容量絶縁膜２１，２２と、第
１，第２容量絶縁膜上の第１，第２導電膜３１，３２
と、第１，第２容量絶縁膜下方の第１，第２不純物拡散
領域１１，１２とが形成されている。そして、第１導電
膜３１と第２不純物拡散領域１２とを第１端子６１に接
続する第１配線５１と、第２導電膜３１と第１不純物拡
散領域１２とを第２端子６２に接続する第２配線５２と
が形成されている。これにより、ＭＩＳキャパシタ特有
の電圧依存性を互いに打ち消して小さく抑制する。１層
のポリシリコン膜を用いるプロセスでＭＩＳキャパシタ
を安価に、小面積で形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＭＩＳ構造
（Metal-Insulater-Semiconductor ）を有するＭＩＳキ
ャパシタと、このＭＩＳキャパシタ及びＭＩＳトランジ
スタを搭載した半導体装置とに係り、特にＭＩＳキャパ
シタの特性の向上と半導体装置の製造工程の簡素化のた
めの対策に関する。
（Metal-Insulater-Semiconductor ）を有するＭＩＳキ
ャパシタと、このＭＩＳキャパシタ及びＭＩＳトランジ
スタを搭載した半導体装置とに係り、特にＭＩＳキャパ
シタの特性の向上と半導体装置の製造工程の簡素化のた
めの対策に関する。
【０００２】
【従来の技術】従来より、例えば米国特許４７２０４６
７号公報に開示されるごとく、半導体基板の上に絶縁膜
を形成し、絶縁膜の上にポリシリコン電極を形成し、ポ
リシリコン電極の側方となる半導体基板の表面領域に不
純物拡散領域を形成して、これらの各要素からなるＭＩ
Ｓキャパシタを構成したものが知られている。すなわ
ち、ポリシリコン電極をＭＩＳキャパシタの一方の電極
とし、不純物拡散領域をＭＩＳキャパシタの他方の電極
として機能させ、絶縁膜を電荷蓄積部として機能させる
ようにしたものである。
７号公報に開示されるごとく、半導体基板の上に絶縁膜
を形成し、絶縁膜の上にポリシリコン電極を形成し、ポ
リシリコン電極の側方となる半導体基板の表面領域に不
純物拡散領域を形成して、これらの各要素からなるＭＩ
Ｓキャパシタを構成したものが知られている。すなわ
ち、ポリシリコン電極をＭＩＳキャパシタの一方の電極
とし、不純物拡散領域をＭＩＳキャパシタの他方の電極
として機能させ、絶縁膜を電荷蓄積部として機能させる
ようにしたものである。
【０００３】また、別の構造を有するキャパシタの例と
して、例えば２層のポリシリコン膜を用いたものがあ
る。これは、２つのポリシリコン膜の間に厚みが数１０
ｎｍの層間絶縁膜を介在させて、各ポリシリコン膜をそ
れぞれ対向する２つの電極とし、層間絶縁膜を電荷蓄積
部とするものである。
して、例えば２層のポリシリコン膜を用いたものがあ
る。これは、２つのポリシリコン膜の間に厚みが数１０
ｎｍの層間絶縁膜を介在させて、各ポリシリコン膜をそ
れぞれ対向する２つの電極とし、層間絶縁膜を電荷蓄積
部とするものである。
【０００４】さらに、別の構造を有するキャパシタの例
として、２層のメタル膜と１層のポリシリコン膜とを用
いたキャパシタも知られている。これは、半導体基板上
にポリシリコン膜を挾んで２層のメタル膜を形成し、さ
らに、ポリシリコン膜と各メタル膜との間に、それぞれ
厚みが数１００ｎｍの絶縁膜を介在させたものである。
として、２層のメタル膜と１層のポリシリコン膜とを用
いたキャパシタも知られている。これは、半導体基板上
にポリシリコン膜を挾んで２層のメタル膜を形成し、さ
らに、ポリシリコン膜と各メタル膜との間に、それぞれ
厚みが数１００ｎｍの絶縁膜を介在させたものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のようなキャパシタの構造では、下記のような問題が
あった。
来のようなキャパシタの構造では、下記のような問題が
あった。
【０００６】すなわち、上記ＭＩＳキャパシタの構造を
有するものでは、容量値の電圧依存性（電圧の変化に対
する容量値の変化量）が大きいという問題がある。
有するものでは、容量値の電圧依存性（電圧の変化に対
する容量値の変化量）が大きいという問題がある。
【０００７】ここで、通常のＭＩＳキャパシタの特性に
ついて説明する。図８は、ＭＩＳキャパシタのポリシリ
コン電極への印加電圧Ｖの変化に対する容量値の変化つ
まり容量値の電圧依存性を示す。ただし、容量値は、実
効値Ｃを理論値Ｃoxで除して求められる容量実効率Ｃ／
Ｃoxとして表されている。理論値Ｃoxは、シリコン酸化
膜の誘電率と厚みと面積とを乗じて求められる容量値で
あり、実効値Ｃは、実際に電気回路上で作動した場合に
得られる容量値である。ただし、このデータは、不純物
拡散領域における不純物イオンの注入をデプレッション
型トランジスタへのＮ型不純物のイオンの注入と同時に
行った場合のものである。そして、同図では、この不純
物拡散領域の不純物濃度を、１Ｅ１８cm-3〜５Ｅ１９cm
-3まで変化させた場合における容量値の電圧依存性を示
す。
ついて説明する。図８は、ＭＩＳキャパシタのポリシリ
コン電極への印加電圧Ｖの変化に対する容量値の変化つ
まり容量値の電圧依存性を示す。ただし、容量値は、実
効値Ｃを理論値Ｃoxで除して求められる容量実効率Ｃ／
Ｃoxとして表されている。理論値Ｃoxは、シリコン酸化
膜の誘電率と厚みと面積とを乗じて求められる容量値で
あり、実効値Ｃは、実際に電気回路上で作動した場合に
得られる容量値である。ただし、このデータは、不純物
拡散領域における不純物イオンの注入をデプレッション
型トランジスタへのＮ型不純物のイオンの注入と同時に
行った場合のものである。そして、同図では、この不純
物拡散領域の不純物濃度を、１Ｅ１８cm-3〜５Ｅ１９cm
-3まで変化させた場合における容量値の電圧依存性を示
す。
【０００８】次に、図８を参照しながら、例えば不純物
拡散領域における不純物濃度が１Ｅ１８cm-3の場合につ
いて、容量値の変化を説明する。ポリシリコン電極への
印加電圧Ｖが０Ｖ以上の部分Ｖｃでは、電圧が増大する
につれて容量実効率Ｃ／Ｃoxが「１」に近付く。一方、
電圧Ｖが０Ｖから−２Ｖ付近の間の部分Ｖｂでは、電圧
Ｖが低下するにつれて、容量実効率Ｃ／Ｃoxが低下し、
最小値では約「０．５」程度になる。さらに、電圧Ｖが
−２Ｖ以下の部分Ｖａでは、容量実効率Ｃ／Ｃoxは電圧
Ｖの低下につれて増大し「１」に近付く。これは、不純
物拡散領域にＮ型不純物がドープされている場合、０Ｖ
以上の部分Ｖpcでは不純物拡散領域に反転層が形成さ
れ、０Ｖから−２Ｖ付近の間の部分Ｖpbでは不純物拡散
領域に空乏層が形成され、−２Ｖ以下の部分Ｖpaでは電
荷の蓄積の効果が大きくなるためと推測される。
拡散領域における不純物濃度が１Ｅ１８cm-3の場合につ
いて、容量値の変化を説明する。ポリシリコン電極への
印加電圧Ｖが０Ｖ以上の部分Ｖｃでは、電圧が増大する
につれて容量実効率Ｃ／Ｃoxが「１」に近付く。一方、
電圧Ｖが０Ｖから−２Ｖ付近の間の部分Ｖｂでは、電圧
Ｖが低下するにつれて、容量実効率Ｃ／Ｃoxが低下し、
最小値では約「０．５」程度になる。さらに、電圧Ｖが
−２Ｖ以下の部分Ｖａでは、容量実効率Ｃ／Ｃoxは電圧
Ｖの低下につれて増大し「１」に近付く。これは、不純
物拡散領域にＮ型不純物がドープされている場合、０Ｖ
以上の部分Ｖpcでは不純物拡散領域に反転層が形成さ
れ、０Ｖから−２Ｖ付近の間の部分Ｖpbでは不純物拡散
領域に空乏層が形成され、−２Ｖ以下の部分Ｖpaでは電
荷の蓄積の効果が大きくなるためと推測される。
【０００９】つまり、対向する２つの極がいずれも金属
等の高導電性物質で構成されるキャパシタと異なり、一
方の電極が半導体基板の不純物拡散領域で構成されるＭ
ＩＳキャパシタの場合、不純物拡散領域そのものの内部
状態がポリシリコン電極への印加電圧によって変化する
ので、上述のような容量値の電圧依存性が生じるのであ
る。そして、このようなＭＩＳキャパシタを例えばアナ
ログ回路の一部に使用すると、歪みなどの発生の大きな
原因となるので、現実にはそのまま使用できないことが
多い。
等の高導電性物質で構成されるキャパシタと異なり、一
方の電極が半導体基板の不純物拡散領域で構成されるＭ
ＩＳキャパシタの場合、不純物拡散領域そのものの内部
状態がポリシリコン電極への印加電圧によって変化する
ので、上述のような容量値の電圧依存性が生じるのであ
る。そして、このようなＭＩＳキャパシタを例えばアナ
ログ回路の一部に使用すると、歪みなどの発生の大きな
原因となるので、現実にはそのまま使用できないことが
多い。
【００１０】一方、２層のポリシリコン膜と層間絶縁膜
とを用いるものでは、容量値の電圧依存性が小さくなる
ものの、コストが高くなるという問題がある。すなわ
ち、１層のポリシリコン膜を形成するだけでよい通常の
プロセスに比べ、２層のポリシリコン膜を形成しなけれ
ばならないプロセスでは、フォトリソグラフィーに使用
するマスクの枚数、工程の数、プロセスに要する時間が
いずれも増大するからである。
とを用いるものでは、容量値の電圧依存性が小さくなる
ものの、コストが高くなるという問題がある。すなわ
ち、１層のポリシリコン膜を形成するだけでよい通常の
プロセスに比べ、２層のポリシリコン膜を形成しなけれ
ばならないプロセスでは、フォトリソグラフィーに使用
するマスクの枚数、工程の数、プロセスに要する時間が
いずれも増大するからである。
【００１１】また、２層のメタル膜と１層のポリシリコ
ン膜とを用いたキャパシタでは、容量値の電圧依存性を
非常に小さくすることが可能である反面、大きな容量値
を得ようとすると、大きな面積が必要になるという問題
があった。例えば、同じ容量値を得る場合、２層のポリ
シリコン膜を用いたキャパシタと、２層のメタル及び１
層のポリシリコン膜を用いたキャパシタとの面積比は、
１：５０〜１００程度になる。
ン膜とを用いたキャパシタでは、容量値の電圧依存性を
非常に小さくすることが可能である反面、大きな容量値
を得ようとすると、大きな面積が必要になるという問題
があった。例えば、同じ容量値を得る場合、２層のポリ
シリコン膜を用いたキャパシタと、２層のメタル及び１
層のポリシリコン膜を用いたキャパシタとの面積比は、
１：５０〜１００程度になる。
【００１２】したがって、半導体チップの面積の増大を
回避しようとすると、容量値の電圧依存性が小さなキャ
パシタを得るには、２層のポリシリコン膜及び層間絶縁
膜を用いたキャパシタを半導体基板上に形成せざるを得
ないことになる。このため、同じ半導体基板上に搭載さ
れるＭＯＳトランジスタを形成するためのＣＭＯＳプロ
セスを選択する際、プロセスコストの高価な２層のポリ
シリコン膜を形成するタイプのＣＭＯＳプロセスを採用
せざるを得なかった。
回避しようとすると、容量値の電圧依存性が小さなキャ
パシタを得るには、２層のポリシリコン膜及び層間絶縁
膜を用いたキャパシタを半導体基板上に形成せざるを得
ないことになる。このため、同じ半導体基板上に搭載さ
れるＭＯＳトランジスタを形成するためのＣＭＯＳプロ
セスを選択する際、プロセスコストの高価な２層のポリ
シリコン膜を形成するタイプのＣＭＯＳプロセスを採用
せざるを得なかった。
【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＭＩＳ構造を有しながら占有面積の
小さいかつ容量値の電圧依存性がアナログ回路に搭載可
能な程度に小さいキャパシタを構成することにより、集
積度の高い良好な電気的特性を有するＭＩＳキャパシタ
や、ＭＩＳキャパシタとＭＩＳトランジスタとを搭載し
た半導体装置を低コストで得ることにある。
あり、その目的は、ＭＩＳ構造を有しながら占有面積の
小さいかつ容量値の電圧依存性がアナログ回路に搭載可
能な程度に小さいキャパシタを構成することにより、集
積度の高い良好な電気的特性を有するＭＩＳキャパシタ
や、ＭＩＳキャパシタとＭＩＳトランジスタとを搭載し
た半導体装置を低コストで得ることにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の講じた手段は、電気回路に接続さ
れる２つの第１，第２端子の間に介設されるＭＩＳキャ
パシタを前提とする。そして、共通の半導体基板上に形
成された第１，第２容量絶縁膜と、上記第１，第２容量
絶縁膜の上にそれぞれ形成された第１，第２導電膜と、
上記第１，第２容量絶縁膜の下方の半導体基板内にそれ
ぞれ同じ導電型の不純物が導入されて形成された第１，
第２不純物拡散領域と、上記第１導電膜と第２不純物拡
散領域とを上記第１端子に接続する第１配線と、上記第
２導電膜と第１不純物拡散領域とを上記第２端子に接続
する第２配線とを設ける構成としたものである。
め、請求項１の発明の講じた手段は、電気回路に接続さ
れる２つの第１，第２端子の間に介設されるＭＩＳキャ
パシタを前提とする。そして、共通の半導体基板上に形
成された第１，第２容量絶縁膜と、上記第１，第２容量
絶縁膜の上にそれぞれ形成された第１，第２導電膜と、
上記第１，第２容量絶縁膜の下方の半導体基板内にそれ
ぞれ同じ導電型の不純物が導入されて形成された第１，
第２不純物拡散領域と、上記第１導電膜と第２不純物拡
散領域とを上記第１端子に接続する第１配線と、上記第
２導電膜と第１不純物拡散領域とを上記第２端子に接続
する第２配線とを設ける構成としたものである。
【００１５】請求項２の発明の講じた手段は、請求項１
の発明において、上記第１，第２不純物拡散領域を、上
記半導体基板内の不純物とは逆導電型の不純物が導入さ
れているように構成したものである。
の発明において、上記第１，第２不純物拡散領域を、上
記半導体基板内の不純物とは逆導電型の不純物が導入さ
れているように構成したものである。
【００１６】請求項３の発明の講じた手段は、請求項１
又は２の発明において、上記半導体基板の表面付近に、
不純物が導入されてなるウェルを形成し、上記第１，第
２不純物拡散領域を、上記ウェル内に形成する構成とし
たものである。
又は２の発明において、上記半導体基板の表面付近に、
不純物が導入されてなるウェルを形成し、上記第１，第
２不純物拡散領域を、上記ウェル内に形成する構成とし
たものである。
【００１７】請求項４の発明の講じた手段は、請求項３
の発明において、上記第１，第２不純物拡散領域を、上
記ウェル内の不純物と同じ導電型でかつウェルよりも濃
度の濃い不純物の導入により形成する構成としたもので
ある。
の発明において、上記第１，第２不純物拡散領域を、上
記ウェル内の不純物と同じ導電型でかつウェルよりも濃
度の濃い不純物の導入により形成する構成としたもので
ある。
【００１８】請求項５の発明の講じた手段は、請求項
１，２又は３の発明において、上記各不純物拡散領域
を、上記各導電膜の下方に位置する半導体基板内に不純
物が導入されてなる中央部と、各導電膜の両側方に位置
する半導体基板内に不純物が導入されてなる２つの側方
部とで構成し、上記各配線を、それぞれ上記各不純物拡
散領域の２つの側方部にコンタクトさせる構成としたも
のである。
１，２又は３の発明において、上記各不純物拡散領域
を、上記各導電膜の下方に位置する半導体基板内に不純
物が導入されてなる中央部と、各導電膜の両側方に位置
する半導体基板内に不純物が導入されてなる２つの側方
部とで構成し、上記各配線を、それぞれ上記各不純物拡
散領域の２つの側方部にコンタクトさせる構成としたも
のである。
【００１９】請求項６の発明の講じた手段は、請求項
１，２又は３の発明において、上記各容量絶縁膜を、シ
リコン酸化膜で構成したものである。
１，２又は３の発明において、上記各容量絶縁膜を、シ
リコン酸化膜で構成したものである。
【００２０】請求項７の発明の講じた手段は、請求項
１，２又は３の発明において、上記半導体基板を、Ｐ型
不純物が導入されたＰ型半導体基板で構成したものであ
る。
１，２又は３の発明において、上記半導体基板を、Ｐ型
不純物が導入されたＰ型半導体基板で構成したものであ
る。
【００２１】請求項８の発明の講じた手段は、請求項
１，２又は３の発明において、上記半導体基板を、絶縁
体上に堆積された半導体膜で構成したものである。
１，２又は３の発明において、上記半導体基板を、絶縁
体上に堆積された半導体膜で構成したものである。
【００２２】請求項９の発明の講じた手段は、請求項
１，２又は３の発明において、上記第１，第２容量絶縁
膜と、第１，第２導電膜と、第１，第２不純物拡散領域
とを、各々同数の複数個ずつ設ける構成としたものであ
る。
１，２又は３の発明において、上記第１，第２容量絶縁
膜と、第１，第２導電膜と、第１，第２不純物拡散領域
とを、各々同数の複数個ずつ設ける構成としたものであ
る。
【００２３】請求項１０の発明の講じた手段は、半導体
装置に、共通の半導体基板上に形成された第１，第２容
量絶縁膜と、上記第１，第２容量絶縁膜の上にそれぞれ
形成された第１，第２導電膜と、上記第１，第２容量絶
縁膜の下方の半導体基板内にそれぞれ不純物が導入され
て形成された第１，第２不純物拡散領域と、上記第１導
電膜と第２不純物拡散領域とに第１配線を介して接続さ
れる第１端子と、上記第２導電膜と第１不純物拡散領域
とに第２配線を介して接続される第２端子とを有するＭ
ＩＳキャパシタと、上記ＭＩＳキャパシタと共通の半導
体基板に形成され、ゲート電極と、ゲート絶縁膜，チャ
ネル領域及びソース／ドレイン領域とを有するＭＩＳト
ランジスタとを設け、上記ＭＩＳキャパシタの各容量絶
縁膜と上記ＭＩＳトランジスタのゲート絶縁膜とを、同
時に形成されたシリコン酸化膜で構成したものである。
装置に、共通の半導体基板上に形成された第１，第２容
量絶縁膜と、上記第１，第２容量絶縁膜の上にそれぞれ
形成された第１，第２導電膜と、上記第１，第２容量絶
縁膜の下方の半導体基板内にそれぞれ不純物が導入され
て形成された第１，第２不純物拡散領域と、上記第１導
電膜と第２不純物拡散領域とに第１配線を介して接続さ
れる第１端子と、上記第２導電膜と第１不純物拡散領域
とに第２配線を介して接続される第２端子とを有するＭ
ＩＳキャパシタと、上記ＭＩＳキャパシタと共通の半導
体基板に形成され、ゲート電極と、ゲート絶縁膜，チャ
ネル領域及びソース／ドレイン領域とを有するＭＩＳト
ランジスタとを設け、上記ＭＩＳキャパシタの各容量絶
縁膜と上記ＭＩＳトランジスタのゲート絶縁膜とを、同
時に形成されたシリコン酸化膜で構成したものである。
【００２４】請求項１１の発明の講じた手段は、請求項
１０の発明において、半導体基板上に、デプレッション
型トランジスタを搭載するものとし、上記ＭＩＳキャパ
シタの各不純物拡散領域に、導電膜の直下の半導体基板
に上記デプレッション型トランジスタのチャネル領域へ
の不純物の注入と同時に注入された不純物の拡散により
形成された中央部と、該中央部の側方の半導体基板に上
記ＭＩＳトランジスタのソース／ドレイン領域への不純
物の注入と同時に注入された不純物の拡散により形成さ
れた側方部とを設ける構成としたものである。
１０の発明において、半導体基板上に、デプレッション
型トランジスタを搭載するものとし、上記ＭＩＳキャパ
シタの各不純物拡散領域に、導電膜の直下の半導体基板
に上記デプレッション型トランジスタのチャネル領域へ
の不純物の注入と同時に注入された不純物の拡散により
形成された中央部と、該中央部の側方の半導体基板に上
記ＭＩＳトランジスタのソース／ドレイン領域への不純
物の注入と同時に注入された不純物の拡散により形成さ
れた側方部とを設ける構成としたものである。
【００２５】請求項１２の発明の講じた手段は、請求項
１０又は１１の発明において、上記ＭＩＳキャパシタの
各導電膜と上記ＭＩＳトランジスタのゲート電極とを、
同時に形成されたポリシリコン膜により構成したもので
ある。
１０又は１１の発明において、上記ＭＩＳキャパシタの
各導電膜と上記ＭＩＳトランジスタのゲート電極とを、
同時に形成されたポリシリコン膜により構成したもので
ある。
【００２６】請求項１３の発明の講じた手段は、共通の
半導体基板上に、第１，第２導電膜、第１，第２容量絶
縁膜、第１，第２不純物拡散領域及び第１，第２配線か
らなるＭＩＳキャパシタと、少なくともゲート電極，ゲ
ート絶縁膜及びソース／ドレイン領域を有するＭＩＳト
ランジスタとを搭載してなる半導体装置の製造方法とし
て、上記ＭＩＳキャパシタを形成しようとする領域及び
上記ＭＩＳトランジスタを形成しようとする領域の半導
体基板上に、ゲート絶縁膜及び第１，第２容量絶縁膜と
なるシリコン酸化膜を同時に堆積する工程と、上記シリ
コン酸化膜のうち少なくともＭＩＳキャパシタの各容量
絶縁膜となる領域の下方に不純物を導入して、ＭＩＳキ
ャパシタの第１，第２不純物拡散領域を形成する工程
と、上記シリコン酸化膜の上に導電性物質を堆積して、
ＭＩＳトランジスタのゲート電極と、上記ＭＩＳキャパ
シタの第１，第２導電膜とを同時に形成する工程と、上
記ＭＩＳキャパシタの第１導電膜と第２不純物拡散領域
とを接続する第１配線を形成する工程と、上記ＭＩＳキ
ャパシタの第２導電膜と第１不純物拡散領域とを接続す
る第２配線を形成する工程とを設ける方法である。
半導体基板上に、第１，第２導電膜、第１，第２容量絶
縁膜、第１，第２不純物拡散領域及び第１，第２配線か
らなるＭＩＳキャパシタと、少なくともゲート電極，ゲ
ート絶縁膜及びソース／ドレイン領域を有するＭＩＳト
ランジスタとを搭載してなる半導体装置の製造方法とし
て、上記ＭＩＳキャパシタを形成しようとする領域及び
上記ＭＩＳトランジスタを形成しようとする領域の半導
体基板上に、ゲート絶縁膜及び第１，第２容量絶縁膜と
なるシリコン酸化膜を同時に堆積する工程と、上記シリ
コン酸化膜のうち少なくともＭＩＳキャパシタの各容量
絶縁膜となる領域の下方に不純物を導入して、ＭＩＳキ
ャパシタの第１，第２不純物拡散領域を形成する工程
と、上記シリコン酸化膜の上に導電性物質を堆積して、
ＭＩＳトランジスタのゲート電極と、上記ＭＩＳキャパ
シタの第１，第２導電膜とを同時に形成する工程と、上
記ＭＩＳキャパシタの第１導電膜と第２不純物拡散領域
とを接続する第１配線を形成する工程と、上記ＭＩＳキ
ャパシタの第２導電膜と第１不純物拡散領域とを接続す
る第２配線を形成する工程とを設ける方法である。
【００２７】請求項１４の発明の講じた手段は、請求項
１３の発明において、上記ＭＩＳキャパシタの各不純物
拡散領域を形成する工程は、各導電膜の直下の領域に不
純物を導入する工程と、各導電膜の下方かつ側方に位置
する領域に不純物を導入する工程とに分けて行われ、各
導電膜の下方かつ側方に位置する領域に不純物を導入す
る工程では、上記ＭＩＳトランジスタのゲート電極及び
ＭＩＳキャパシタの第１，第２導電膜をマスクとして半
導体基板内に不純物を導入するように行われ、かつＭＩ
Ｓトランジスタのソース／ドレイン領域に不純物を導入
する工程と同時に行う方法である。
１３の発明において、上記ＭＩＳキャパシタの各不純物
拡散領域を形成する工程は、各導電膜の直下の領域に不
純物を導入する工程と、各導電膜の下方かつ側方に位置
する領域に不純物を導入する工程とに分けて行われ、各
導電膜の下方かつ側方に位置する領域に不純物を導入す
る工程では、上記ＭＩＳトランジスタのゲート電極及び
ＭＩＳキャパシタの第１，第２導電膜をマスクとして半
導体基板内に不純物を導入するように行われ、かつＭＩ
Ｓトランジスタのソース／ドレイン領域に不純物を導入
する工程と同時に行う方法である。
【００２８】請求項１５の発明の講じた手段は、請求項
１４の発明において、デプレッション型トランジスタの
チャネル領域に不純物のイオンを注入する工程を設け、
各導電膜の直下の領域に不純物を導入する工程を、上記
デプレッション型トランジスタのチャネル領域への不純
物のイオンの注入と同時に行う方法である。
１４の発明において、デプレッション型トランジスタの
チャネル領域に不純物のイオンを注入する工程を設け、
各導電膜の直下の領域に不純物を導入する工程を、上記
デプレッション型トランジスタのチャネル領域への不純
物のイオンの注入と同時に行う方法である。
【００２９】請求項１６の発明の講じた手段は、請求項
１３又は１４の発明において、上記シリコン酸化膜の上
に導電性物質を堆積する工程で、ポリシリコンを堆積す
る方法である。
１３又は１４の発明において、上記シリコン酸化膜の上
に導電性物質を堆積する工程で、ポリシリコンを堆積す
る方法である。
【００３０】
【作用】以上の構成により、請求項１の発明では、第１
端子と第２端子との間に形成されるＭＩＳキャパシタに
おいて、第１導電膜と第２不純物拡散領域とが一方の極
となり、第２導電膜と第１不純物拡散領域とが他方の極
となる。また、第１容量絶縁膜と第２容量絶縁膜とが並
列に配置されて電荷蓄積部となる。このＭＩＳキャパシ
タの導電膜に交流電圧印加すると、例えば第１導電膜の
電位が正のときには第２導電膜の電位は負となり、両者
の電位の絶対値は等しい。したがって、ＭＩＳ構造を有
するキャパシタに特有に生じる容量値の電圧依存性がＭ
ＩＳキャパシタ内で平滑にされ、小さく抑制される。
端子と第２端子との間に形成されるＭＩＳキャパシタに
おいて、第１導電膜と第２不純物拡散領域とが一方の極
となり、第２導電膜と第１不純物拡散領域とが他方の極
となる。また、第１容量絶縁膜と第２容量絶縁膜とが並
列に配置されて電荷蓄積部となる。このＭＩＳキャパシ
タの導電膜に交流電圧印加すると、例えば第１導電膜の
電位が正のときには第２導電膜の電位は負となり、両者
の電位の絶対値は等しい。したがって、ＭＩＳ構造を有
するキャパシタに特有に生じる容量値の電圧依存性がＭ
ＩＳキャパシタ内で平滑にされ、小さく抑制される。
【００３１】請求項２の発明では、第１，第２不純物拡
散領域に、半導体基板内の不純物とは逆導電型の不純物
が導入されているので、半導体基板と各不純物拡散領域
とが電気的に確実に絶縁される。したがって、半導体基
板を別の電源に接続することが可能となる。
散領域に、半導体基板内の不純物とは逆導電型の不純物
が導入されているので、半導体基板と各不純物拡散領域
とが電気的に確実に絶縁される。したがって、半導体基
板を別の電源に接続することが可能となる。
【００３２】請求項３の発明では、第１，第２不純物拡
散領域がウェル内に形成されているので、半導体基板上
に他の素子が搭載されている場合でも、各不純物拡散領
域と他の素子の活性領域とが電気的に絶縁される。した
がって、ＭＩＳキャパシタに対する他の素子空の電気的
な干渉が阻止される。
散領域がウェル内に形成されているので、半導体基板上
に他の素子が搭載されている場合でも、各不純物拡散領
域と他の素子の活性領域とが電気的に絶縁される。した
がって、ＭＩＳキャパシタに対する他の素子空の電気的
な干渉が阻止される。
【００３３】請求項４の発明では、請求項３の作用がよ
り確実に行われることになる。
り確実に行われることになる。
【００３４】請求項５の発明では、同じ半導体基板上に
ＭＩＳトランジスタをする際に行われる標準的なプロセ
スによって、不純物拡散領域を形成することが可能とな
る。したがって、特性の良好なＭＩＳキャパシタが、工
程数を増大させることなく形成されることになる。
ＭＩＳトランジスタをする際に行われる標準的なプロセ
スによって、不純物拡散領域を形成することが可能とな
る。したがって、特性の良好なＭＩＳキャパシタが、工
程数を増大させることなく形成されることになる。
【００３５】請求項６の発明では、シリコン酸化膜は、
容易に均一な膜厚を形成することができるので、ＭＩＳ
キャパシタの容量値の特性が向上し、しかもＭＩＳキャ
パシタの占有面積を小さくすることが可能となる。
容易に均一な膜厚を形成することができるので、ＭＩＳ
キャパシタの容量値の特性が向上し、しかもＭＩＳキャ
パシタの占有面積を小さくすることが可能となる。
【００３６】請求項７の発明では、Ｐ型半導体基板は、
最も汎用に使用されるので、ＭＩＳキャパシタの製造コ
ストが安価になる。
最も汎用に使用されるので、ＭＩＳキャパシタの製造コ
ストが安価になる。
【００３７】請求項８の発明では、いわゆるＳＯＩ構造
を有するＭＩＳキャパシタが形成されるので、寄生容量
の低減により、ＭＩＳキャパシタの特性がさらに向上す
る。
を有するＭＩＳキャパシタが形成されるので、寄生容量
の低減により、ＭＩＳキャパシタの特性がさらに向上す
る。
【００３８】請求項９の発明では、各容量絶縁膜を複数
個設けることで、容量値の調整が容易となる。
個設けることで、容量値の調整が容易となる。
【００３９】請求項１０の発明では、共通の半導体基板
上にＭＩＳキャパシタとＭＩＳトランジスタとが搭載さ
れた半導体装置において、ＭＩＳキャパシタの容量絶縁
膜が、ＭＩＳトランジスタのゲート絶縁膜と同時に形成
されたシリコン酸化膜で構成されているので、膜厚の制
御性のよいシリコン酸化膜によってＭＩＳキャパシタの
良好な容量値特性が得られることになる。
上にＭＩＳキャパシタとＭＩＳトランジスタとが搭載さ
れた半導体装置において、ＭＩＳキャパシタの容量絶縁
膜が、ＭＩＳトランジスタのゲート絶縁膜と同時に形成
されたシリコン酸化膜で構成されているので、膜厚の制
御性のよいシリコン酸化膜によってＭＩＳキャパシタの
良好な容量値特性が得られることになる。
【００４０】請求項１１の発明では、デプレッション型
トランジスタを搭載した半導体装置の標準的な製造工程
で、ＭＩＳキャパシタの不純物拡散領域を形成すること
が可能となる。したがって、半導体装置の製造コストが
安価になる。
トランジスタを搭載した半導体装置の標準的な製造工程
で、ＭＩＳキャパシタの不純物拡散領域を形成すること
が可能となる。したがって、半導体装置の製造コストが
安価になる。
【００４１】請求項１２の発明では、１層のポリシリコ
ン膜を用いるプロセスで、ＭＩＳトランジスタとＭＩＳ
キャパシタとを形成することが可能となる。したがっ
て、２層のポリシリコン膜を用いるプロセスによる半導
体装置に比べ、製造コストが大幅に低減することにな
る。
ン膜を用いるプロセスで、ＭＩＳトランジスタとＭＩＳ
キャパシタとを形成することが可能となる。したがっ
て、２層のポリシリコン膜を用いるプロセスによる半導
体装置に比べ、製造コストが大幅に低減することにな
る。
【００４２】請求項１３の発明に係る製造方法では、Ｍ
ＩＳキャパシタの容量絶縁膜がＭＩＳトランジスタのゲ
ート絶縁膜と同じシリコン酸化膜で構成されるので、特
性の良好なＭＩＳキャパシタが得られるとともに、ＭＩ
Ｓキャパシタの第１，第２導電膜とＭＩＳトランジスタ
のゲート絶縁膜とが同時に形成されるので、ＭＩＳキャ
パシタとＭＩＳトランジスタとを簡素な工程で形成する
ことができる。
ＩＳキャパシタの容量絶縁膜がＭＩＳトランジスタのゲ
ート絶縁膜と同じシリコン酸化膜で構成されるので、特
性の良好なＭＩＳキャパシタが得られるとともに、ＭＩ
Ｓキャパシタの第１，第２導電膜とＭＩＳトランジスタ
のゲート絶縁膜とが同時に形成されるので、ＭＩＳキャ
パシタとＭＩＳトランジスタとを簡素な工程で形成する
ことができる。
【００４３】請求項１４の発明に係る製造方法では、Ｍ
ＩＳキャパシタの各不純物拡散領域がＭＩＳトランジス
タのソース／ドレイン領域と同時に、かつ標準的なＭＩ
Ｓトランジスタの製造工程で形成される。したがって、
製造工程が簡略化されることになる。
ＩＳキャパシタの各不純物拡散領域がＭＩＳトランジス
タのソース／ドレイン領域と同時に、かつ標準的なＭＩ
Ｓトランジスタの製造工程で形成される。したがって、
製造工程が簡略化されることになる。
【００４４】請求項１５の発明では、ＭＩＳキャパシタ
の不純物拡散領域のうち導電膜直下の中央部がデプレッ
ション型トランジスタへのチャネル領域への高濃度不純
物の注入工程で形成される。したがって、容量値の電圧
依存性の小さなＭＩＳキャパシタがデプレッション型ト
ランジスタを搭載した半導体装置の標準的な製造工程で
形成されることになる。
の不純物拡散領域のうち導電膜直下の中央部がデプレッ
ション型トランジスタへのチャネル領域への高濃度不純
物の注入工程で形成される。したがって、容量値の電圧
依存性の小さなＭＩＳキャパシタがデプレッション型ト
ランジスタを搭載した半導体装置の標準的な製造工程で
形成されることになる。
【００４５】請求項１６の発明では、ＭＩＳトランジス
タの導電膜が１層のポリシリコン膜を用いるプロセスで
形成されるので、製造コストが低く抑制されることにな
る。
タの導電膜が１層のポリシリコン膜を用いるプロセスで
形成されるので、製造コストが低く抑制されることにな
る。
【００４６】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００４７】（第１実施例）まず、第１実施例につい
て、図１に基づき説明する。図１は第１実施例に係るＭ
ＩＳキャパシタ１００の構成を示す断面図である。図１
に示すように、Ｐ型不純物が導入されたシリコン基板１
の上に、素子分離３で区画された活性領域２が形成され
ている。そして、図１に示された２つの活性領域には、
下記の要素からなるＭＩＳキャパシタ１００が形成され
ている。
て、図１に基づき説明する。図１は第１実施例に係るＭ
ＩＳキャパシタ１００の構成を示す断面図である。図１
に示すように、Ｐ型不純物が導入されたシリコン基板１
の上に、素子分離３で区画された活性領域２が形成され
ている。そして、図１に示された２つの活性領域には、
下記の要素からなるＭＩＳキャパシタ１００が形成され
ている。
【００４８】図１の２つの活性領域２内において、符号
１１ａ，１２ａは、活性領域２のほぼ中央部に位置する
シリコン基板１のごく表面付近にやや高濃度のＮ型不純
物がドープされて形成された第１，第２中央不純物拡散
領域を示す。符号２１，２２は、それぞれ上記第１，第
２中央不純物拡散領域１１ａ，１２ａの上に形成された
シリコン酸化膜からなる第１，第２容量絶縁膜を示す。
符号３１，３２は、上記第１，第２容量絶縁膜２１，２
２の上にポリシリコン膜を堆積して形成されたポリシリ
コン電極を示す。符号１１ｂ，１２ｂは、それぞれ上記
第１，第２ポリシリコン電極３１，３２の両側方に位置
するシリコン基板１内にＮ型不純物がドープされて形成
された各々２つの側方不純物拡散領域を示す。
１１ａ，１２ａは、活性領域２のほぼ中央部に位置する
シリコン基板１のごく表面付近にやや高濃度のＮ型不純
物がドープされて形成された第１，第２中央不純物拡散
領域を示す。符号２１，２２は、それぞれ上記第１，第
２中央不純物拡散領域１１ａ，１２ａの上に形成された
シリコン酸化膜からなる第１，第２容量絶縁膜を示す。
符号３１，３２は、上記第１，第２容量絶縁膜２１，２
２の上にポリシリコン膜を堆積して形成されたポリシリ
コン電極を示す。符号１１ｂ，１２ｂは、それぞれ上記
第１，第２ポリシリコン電極３１，３２の両側方に位置
するシリコン基板１内にＮ型不純物がドープされて形成
された各々２つの側方不純物拡散領域を示す。
【００４９】本発明におけるＭＩＳキャパシタ１００
は、２つのキャパシタを並列に接続した構造となってい
る。一般的にキャパシタは相対向する２つの電極とその
間の電荷蓄積部とで構成される。ここで、上記各容量絶
縁膜２１，２２は、電荷が蓄積される部位であり、キャ
パシタの電荷蓄積部として機能する。また、上記各ポリ
シリコン電極３１，３２はキャパシタの一方の電極とし
て機能する。さらに、上記各第１中央不純物拡散領域１
１ａと２つの第１側方不純物拡散領域１１ｂとにより、
第１不純物拡散領域１１が構成され、この第１不純物拡
散領域１１は、キャパシタの他方の電極として機能す
る。同様に、上記各第２中央不純物拡散領域１２ａと２
つの第２側方不純物拡散領域１２ｂとにより、第２不純
物拡散領域１２が構成され、この第２不純物拡散領域１
２は、キャパシタの他方の電極として機能する。
は、２つのキャパシタを並列に接続した構造となってい
る。一般的にキャパシタは相対向する２つの電極とその
間の電荷蓄積部とで構成される。ここで、上記各容量絶
縁膜２１，２２は、電荷が蓄積される部位であり、キャ
パシタの電荷蓄積部として機能する。また、上記各ポリ
シリコン電極３１，３２はキャパシタの一方の電極とし
て機能する。さらに、上記各第１中央不純物拡散領域１
１ａと２つの第１側方不純物拡散領域１１ｂとにより、
第１不純物拡散領域１１が構成され、この第１不純物拡
散領域１１は、キャパシタの他方の電極として機能す
る。同様に、上記各第２中央不純物拡散領域１２ａと２
つの第２側方不純物拡散領域１２ｂとにより、第２不純
物拡散領域１２が構成され、この第２不純物拡散領域１
２は、キャパシタの他方の電極として機能する。
【００５０】そして、上記第１ポリシリコン電極３１及
び第２不純物拡散領域１２は、共通の第１配線５１を介
して第１端子６１に接続されている。上記第２ポリシリ
コン電極３２及び第１不純物拡散領域１１は、共通の第
２配線を介して第２端子６２に接続されている。そし
て、上記第１，第２端子６１，６２は、シリコン基板１
に搭載されたアナログ回路（図示せず）に接続されてい
る。
び第２不純物拡散領域１２は、共通の第１配線５１を介
して第１端子６１に接続されている。上記第２ポリシリ
コン電極３２及び第１不純物拡散領域１１は、共通の第
２配線を介して第２端子６２に接続されている。そし
て、上記第１，第２端子６１，６２は、シリコン基板１
に搭載されたアナログ回路（図示せず）に接続されてい
る。
【００５１】なお、上記第１，第２配線５１，５２は、
それぞれ第１，第２コンタクト部材４１，４２を介し
て、各不純物拡散領域１１，１２にコンタクトしてい
る。現実のＭＩＳキャパシタでは、図示されている部材
以外に、層間絶縁膜等の部材が設けられているが、図１
では、理解を容易とするために、上方の部材はすべて図
示を省略されている。
それぞれ第１，第２コンタクト部材４１，４２を介し
て、各不純物拡散領域１１，１２にコンタクトしてい
る。現実のＭＩＳキャパシタでは、図示されている部材
以外に、層間絶縁膜等の部材が設けられているが、図１
では、理解を容易とするために、上方の部材はすべて図
示を省略されている。
【００５２】結局、２つのキャパシタを並列に接続して
構成される本発明のＭＩＳキャパシタは、一方の電極が
第１ポリシリコン電極３１と第２不純物拡散領域１２か
らなり、他方の電極が第２ポリシリコン電極３２と第１
不純物拡散領域１１とからなっている。そして、電荷蓄
積部は、第１容量絶縁膜２１及び第２容量絶縁膜２２で
構成されることになる。
構成される本発明のＭＩＳキャパシタは、一方の電極が
第１ポリシリコン電極３１と第２不純物拡散領域１２か
らなり、他方の電極が第２ポリシリコン電極３２と第１
不純物拡散領域１１とからなっている。そして、電荷蓄
積部は、第１容量絶縁膜２１及び第２容量絶縁膜２２で
構成されることになる。
【００５３】なお、図１に示すようなＭＩＳキャパシタ
１００の構造は、下記の工程で容易に実現される（後
に、第３実施例で、ＭＩＳトランジスタの工程とともに
説明する）。例えば、シリコン基板１の表面領域を、素
子分離３により多数の活性領域２に区画し、各活性領域
のシリコン基板の表面に熱酸化膜を形成した後、活性領
域２のシリコン基板１内にＮ型不純物のイオンを注入し
て第１，第２中央不純物拡散領域１１ａ，１２ａを形成
する。次に、いったん熱酸化膜を除去した後、第１，第
２容量絶縁膜２１，２２を形成し、さらにその上にポリ
シリコン膜を堆積してこれをパターニングし、第１，第
２ポリシリコン電極３１，３２を形成する。さらに、第
１，第２ポリシリコン電極３１，３２をマスクとして、
Ｎ型不純物のイオンを注入して、セルフアラインメント
により、第１，第２側方不純物拡散領域１１ｂ，１２ｂ
を形成する。その後、層間絶縁膜等の上方の部材を順次
形成し、上方の部材を貫通して第１，第２側方不純物拡
散領域１１ｂ，１２ｂにコンタクトする第１，第２コン
タクト部材４１、４２を形成し、同時に第１，第２配線
５１，５２を形成する。
１００の構造は、下記の工程で容易に実現される（後
に、第３実施例で、ＭＩＳトランジスタの工程とともに
説明する）。例えば、シリコン基板１の表面領域を、素
子分離３により多数の活性領域２に区画し、各活性領域
のシリコン基板の表面に熱酸化膜を形成した後、活性領
域２のシリコン基板１内にＮ型不純物のイオンを注入し
て第１，第２中央不純物拡散領域１１ａ，１２ａを形成
する。次に、いったん熱酸化膜を除去した後、第１，第
２容量絶縁膜２１，２２を形成し、さらにその上にポリ
シリコン膜を堆積してこれをパターニングし、第１，第
２ポリシリコン電極３１，３２を形成する。さらに、第
１，第２ポリシリコン電極３１，３２をマスクとして、
Ｎ型不純物のイオンを注入して、セルフアラインメント
により、第１，第２側方不純物拡散領域１１ｂ，１２ｂ
を形成する。その後、層間絶縁膜等の上方の部材を順次
形成し、上方の部材を貫通して第１，第２側方不純物拡
散領域１１ｂ，１２ｂにコンタクトする第１，第２コン
タクト部材４１、４２を形成し、同時に第１，第２配線
５１，５２を形成する。
【００５４】ここで、本実施例におけるＭＩＳキャパシ
タ１００の特性について説明する。図７は、上記実施例
におけるＭＩＳキャパシタ１００の容量値の電圧依存性
を示す図であり、上述の図８と同様の条件で測定してい
る。ただし、ポリシリコン電極に印加される電圧Ｖは、
いずれかのポリシリコン電極例えば第１ポリシリコン電
極３１に印加される電圧を意味する。また、このデータ
は中央不純物拡散領域（図１の符号１１ａ，１２ａで示
される領域）における不純物イオンの注入をデプレッシ
ョン型トランジスタへのイオン注入と同時に行った場合
のものである。そして、図７では、この中央不純物拡散
領域の不純物濃度を、５Ｅ１８cm-3〜１Ｅ２０cm-3まで
変化させた場合における容量値の電圧依存性を示す。
タ１００の特性について説明する。図７は、上記実施例
におけるＭＩＳキャパシタ１００の容量値の電圧依存性
を示す図であり、上述の図８と同様の条件で測定してい
る。ただし、ポリシリコン電極に印加される電圧Ｖは、
いずれかのポリシリコン電極例えば第１ポリシリコン電
極３１に印加される電圧を意味する。また、このデータ
は中央不純物拡散領域（図１の符号１１ａ，１２ａで示
される領域）における不純物イオンの注入をデプレッシ
ョン型トランジスタへのイオン注入と同時に行った場合
のものである。そして、図７では、この中央不純物拡散
領域の不純物濃度を、５Ｅ１８cm-3〜１Ｅ２０cm-3まで
変化させた場合における容量値の電圧依存性を示す。
【００５５】図７を図８と比較するとわかるように、本
実施例のＭＩＳキャパシタ１００では、ポリシリコン電
極への印加電圧が正の場合と負の場合とでは、容量実効
率Ｃ／Ｃoxは対称的に変化し、しかも変化割合は非常に
小さい。つまり、容量値の電圧依存性は極めて小さくな
っている。これは、一方のポリシリコン電極への印加電
圧と他方のポリシリコン電極への印加電圧とは、符号が
逆で絶対値が等しい互いに対称な値となっているので、
互いの変化を打ち消すように作用するからである。した
がって、このようなＭＩＳキャパシタを構成すること
で、アナログ回路に搭載可能な特性を有するＭＩＳキャ
パシタが容易に得られる。図７に示されるように、不純
物拡散領域の不純物の濃度が高くなるほど、容量値の電
圧依存性が小さくなる。実用的には、不純物濃度が１〜
２Ｅ１９cm-3の場合に得られる容量値の電圧依存性で十
分である。この程度の不純物の濃度は、デプレッション
型トランジスタのチャネル領域への不純物イオンの注入
の際に得られる。したがって、中央不純物拡散領域１１
ａ，１２ａへの不純物のイオンの注入は、デプレッショ
ン型トランジスタのチャネル領域へのイオン注入と同時
に行うことが好ましい。
実施例のＭＩＳキャパシタ１００では、ポリシリコン電
極への印加電圧が正の場合と負の場合とでは、容量実効
率Ｃ／Ｃoxは対称的に変化し、しかも変化割合は非常に
小さい。つまり、容量値の電圧依存性は極めて小さくな
っている。これは、一方のポリシリコン電極への印加電
圧と他方のポリシリコン電極への印加電圧とは、符号が
逆で絶対値が等しい互いに対称な値となっているので、
互いの変化を打ち消すように作用するからである。した
がって、このようなＭＩＳキャパシタを構成すること
で、アナログ回路に搭載可能な特性を有するＭＩＳキャ
パシタが容易に得られる。図７に示されるように、不純
物拡散領域の不純物の濃度が高くなるほど、容量値の電
圧依存性が小さくなる。実用的には、不純物濃度が１〜
２Ｅ１９cm-3の場合に得られる容量値の電圧依存性で十
分である。この程度の不純物の濃度は、デプレッション
型トランジスタのチャネル領域への不純物イオンの注入
の際に得られる。したがって、中央不純物拡散領域１１
ａ，１２ａへの不純物のイオンの注入は、デプレッショ
ン型トランジスタのチャネル領域へのイオン注入と同時
に行うことが好ましい。
【００５６】また、上記第１実施例では、容量絶縁膜２
１，２２をシリコン酸化膜で構成しているので、均一な
膜厚となるよう制御することが容易となり、容量値の精
度が高くなる。さらに、２層のメタル膜と１層のポリシ
リコン膜とを用いたキャパシタのような占有面積の増大
を招くこともない。
１，２２をシリコン酸化膜で構成しているので、均一な
膜厚となるよう制御することが容易となり、容量値の精
度が高くなる。さらに、２層のメタル膜と１層のポリシ
リコン膜とを用いたキャパシタのような占有面積の増大
を招くこともない。
【００５７】また、上記第１実施例では、１層のポリシ
リコン膜だけでＭＩＳキャパシタを構成できるので、現
在汎用されている２層のポリシリコン膜を用いたキャパ
シタに比べ、大幅に製造コストを低減することができ
る。なお、本実施例の構造のＭＩＳキャパシタでは、２
層のポリシリコン膜を用いたキャパシタに比べ、同じ容
量値を得るのに、半分程度の面積で済む利点もある。
リコン膜だけでＭＩＳキャパシタを構成できるので、現
在汎用されている２層のポリシリコン膜を用いたキャパ
シタに比べ、大幅に製造コストを低減することができ
る。なお、本実施例の構造のＭＩＳキャパシタでは、２
層のポリシリコン膜を用いたキャパシタに比べ、同じ容
量値を得るのに、半分程度の面積で済む利点もある。
【００５８】なお、上記第１実施例では、第１，第２不
純物拡散領域１１，１２に、シリコン基板１にドープさ
れている不純物とは逆導電型の不純物となるＮ型不純物
をドープしたが、本発明はかかる実施例に限定されるも
のではない。図２は、第１，第２不純物拡散領域１１，
１２にＰ型不純物がドープされた場合におけるＭＩＳキ
ャパシタ１００の断面構造を示す。この場合にも、基本
的な効果は上記図１の構造のＭＩＳキャパシタ１００と
同じである。
純物拡散領域１１，１２に、シリコン基板１にドープさ
れている不純物とは逆導電型の不純物となるＮ型不純物
をドープしたが、本発明はかかる実施例に限定されるも
のではない。図２は、第１，第２不純物拡散領域１１，
１２にＰ型不純物がドープされた場合におけるＭＩＳキ
ャパシタ１００の断面構造を示す。この場合にも、基本
的な効果は上記図１の構造のＭＩＳキャパシタ１００と
同じである。
【００５９】また、上記第１実施例では、第１，第２不
純物拡散領域１１，１２を各々中央不純物拡散領域１１
ａ，１２ａと側方不純物拡散領域１１ｂ，１２ｂとで構
成したが、本発明はかかる実施例に限定されるものでは
ない。例えば、活性領域２の適当な領域にほぼ均一な濃
度で不純物をドープして、各活性領域毎に１つの不純物
拡散領域を形成してもよい。ただし、上記第１実施例の
ような中央不純物領域と側方不純物領域とを形成するこ
とで、ＭＩＳトランジスタの製造工程になんら余分な工
程を加えることなく、濃度の高い不純物拡散領域を形成
して特性の良好なＭＩＳキャパシタとすることができ、
特性のよいかつ占有面積の小さいＭＩＳキャパシタを低
コストで製造することが可能となる。
純物拡散領域１１，１２を各々中央不純物拡散領域１１
ａ，１２ａと側方不純物拡散領域１１ｂ，１２ｂとで構
成したが、本発明はかかる実施例に限定されるものでは
ない。例えば、活性領域２の適当な領域にほぼ均一な濃
度で不純物をドープして、各活性領域毎に１つの不純物
拡散領域を形成してもよい。ただし、上記第１実施例の
ような中央不純物領域と側方不純物領域とを形成するこ
とで、ＭＩＳトランジスタの製造工程になんら余分な工
程を加えることなく、濃度の高い不純物拡散領域を形成
して特性の良好なＭＩＳキャパシタとすることができ、
特性のよいかつ占有面積の小さいＭＩＳキャパシタを低
コストで製造することが可能となる。
【００６０】（第２実施例）次に、第２実施例につい
て、図３に基づき説明する。図３は第２実施例に係るＭ
ＩＳキャパシタ１００の断面構造を示す。本実施例で
は、基本的な構造は、上記第１実施例における図１に示
す構造とほぼ同じである。ただし、第１実施例とは異な
り、Ｐ型不純物がドープされたシリコン基板１の各活性
領域２には、所定深さまでＮ型不純物をドープして形成
されたＮウェル４が形成されている。そして、上記各々
の不純物拡散領域１１ａ，１１ｂ，１２ａ，１２ｂは、
いずれもこのＮウェル４の内部に形成されている。
て、図３に基づき説明する。図３は第２実施例に係るＭ
ＩＳキャパシタ１００の断面構造を示す。本実施例で
は、基本的な構造は、上記第１実施例における図１に示
す構造とほぼ同じである。ただし、第１実施例とは異な
り、Ｐ型不純物がドープされたシリコン基板１の各活性
領域２には、所定深さまでＮ型不純物をドープして形成
されたＮウェル４が形成されている。そして、上記各々
の不純物拡散領域１１ａ，１１ｂ，１２ａ，１２ｂは、
いずれもこのＮウェル４の内部に形成されている。
【００６１】本実施例では、基本的に上記第１実施例と
同様の効果を発揮する。加えて、ＭＩＳキャパシタ１０
０の各々の不純物拡散領域１１ａ，１１ｂ，１２ａ，１
２ｂがＮウェル４によってシリコン基板１から電気的に
より確実に絶縁されるので、他の領域にＭＩＳトランジ
スタ等の素子が形成された場合にも、他の素子からＭＩ
Ｓキャパシタへの電気的な干渉をより確実に防止するこ
とができる。
同様の効果を発揮する。加えて、ＭＩＳキャパシタ１０
０の各々の不純物拡散領域１１ａ，１１ｂ，１２ａ，１
２ｂがＮウェル４によってシリコン基板１から電気的に
より確実に絶縁されるので、他の領域にＭＩＳトランジ
スタ等の素子が形成された場合にも、他の素子からＭＩ
Ｓキャパシタへの電気的な干渉をより確実に防止するこ
とができる。
【００６２】（第３実施例）次に、第３実施例につい
て、図４（ａ）〜（ｄ）及び図５，図６に基づき説明す
る。
て、図４（ａ）〜（ｄ）及び図５，図６に基づき説明す
る。
【００６３】図４（ａ）〜（ｄ）は、第３実施例におけ
る半導体装置の製造工程を示す。図４（ａ）〜（ｄ）に
おいて、符号Ｒecは、アナログ回路に配設されるＭＩＳ
キャパシタを形成しようとする領域（キャパシタ形成領
域）を示し、符号Ｒemはデジタル回路のＭＩＳトランジ
スタ（ＮチャネルＭＩＳトランジスタ及びＰチャネルＭ
ＩＳトランジスタ）を形成しようとする領域（トランジ
スタ形成領域）を示す。現実の半導体装置では、２つの
領域Ｒec，Ｒemはこのように隣接していないが、本実施
例では、理解を容易とするため、２つの領域が隣接して
いるように表している。
る半導体装置の製造工程を示す。図４（ａ）〜（ｄ）に
おいて、符号Ｒecは、アナログ回路に配設されるＭＩＳ
キャパシタを形成しようとする領域（キャパシタ形成領
域）を示し、符号Ｒemはデジタル回路のＭＩＳトランジ
スタ（ＮチャネルＭＩＳトランジスタ及びＰチャネルＭ
ＩＳトランジスタ）を形成しようとする領域（トランジ
スタ形成領域）を示す。現実の半導体装置では、２つの
領域Ｒec，Ｒemはこのように隣接していないが、本実施
例では、理解を容易とするため、２つの領域が隣接して
いるように表している。
【００６４】まず、図４（ａ）に示すように、Ｐ型不純
物がドープされたシリコン基板１の表面領域の一部（後
に活性領域を設けようとする領域）にＮウェル４を設け
る。そして、選択酸化により形成したシリコン酸化膜の
上にシリコン窒化膜を堆積した後、このシリコン窒化膜
をパターニングして、素子分離を形成しようとする部分
が開口された窒化膜マスク６を形成する。
物がドープされたシリコン基板１の表面領域の一部（後
に活性領域を設けようとする領域）にＮウェル４を設け
る。そして、選択酸化により形成したシリコン酸化膜の
上にシリコン窒化膜を堆積した後、このシリコン窒化膜
をパターニングして、素子分離を形成しようとする部分
が開口された窒化膜マスク６を形成する。
【００６５】次に、図４（ｂ）に示すように、素子分離
３を形成して、シリコン基板１を多数の活性領域に区画
した後、窒化膜マスク６を除去し、フォトマスク７を形
成する。このフォトマスク７は、デジタル回路のトラン
ジスタ形成領域Ｒemを覆い、キャパシタ形成領域Ｒecの
中央不純物拡散領域に相当する領域の上で開口されてい
る。そして、フォトマスク７の上からデプレッション型
トランジスタ（図示せず）のチャネル領域にイオン注入
を行うのと同時に、高濃度のＡｓ（ヒ素）イオンの注入
を行って、中央不純物拡散領域１１ａ，１２ａを形成す
る。
３を形成して、シリコン基板１を多数の活性領域に区画
した後、窒化膜マスク６を除去し、フォトマスク７を形
成する。このフォトマスク７は、デジタル回路のトラン
ジスタ形成領域Ｒemを覆い、キャパシタ形成領域Ｒecの
中央不純物拡散領域に相当する領域の上で開口されてい
る。そして、フォトマスク７の上からデプレッション型
トランジスタ（図示せず）のチャネル領域にイオン注入
を行うのと同時に、高濃度のＡｓ（ヒ素）イオンの注入
を行って、中央不純物拡散領域１１ａ，１２ａを形成す
る。
【００６６】次に、図４（ｃ）に示すように、フォトマ
スク７を除去した後、シリコン酸化膜をいったん除去し
て、活性領域のシリコン基板１の表面に、ＭＩＳキャパ
シタ１００の容量絶縁膜２１，２２となり、各ＭＩＳト
ランジスタ１１１，１１２のゲート絶縁膜７１となるシ
リコン酸化膜を形成する。そして、その上にポリシリコ
ン膜を堆積し、これをパターニングして、ＭＩＳキャパ
シタ１００の各ポリシリコン電極３１，３２と、各ＭＩ
Ｓトランジスタ１１１，１１２のゲート電極７２とを同
時に形成する。その後、所定領域を覆うフォトマスク及
び各電極をマスクとして、Ｐ（リン）イオンの注入を行
い、ＭＩＳキャパシタ１００の側方不純物形成領域１２
ｂと、ＮチャネルＭＩＳトランジスタ１１１のソース／
ドレイン領域７３とを同時に形成する。ただし、このと
き、ＰチャネルＭＩＳトランジスタ１１２が形成される
領域は、フォトマスクによって覆われている。そして、
キャパシタ形成領域ＲecとＮチャネルＭＯＳトランジス
タ１１１が形成される領域を覆うフォトマスクを形成
し、このフォトマスクとＰチャネルＭＩＳトランジスタ
１１２のゲート電極７２とをマスクとして、Ｂ（ボロ
ン）イオンの注入を行って、ＰチャネルＭＩＳトランジ
スタ１１２のソース／ドレイン領域７４を形成する。
スク７を除去した後、シリコン酸化膜をいったん除去し
て、活性領域のシリコン基板１の表面に、ＭＩＳキャパ
シタ１００の容量絶縁膜２１，２２となり、各ＭＩＳト
ランジスタ１１１，１１２のゲート絶縁膜７１となるシ
リコン酸化膜を形成する。そして、その上にポリシリコ
ン膜を堆積し、これをパターニングして、ＭＩＳキャパ
シタ１００の各ポリシリコン電極３１，３２と、各ＭＩ
Ｓトランジスタ１１１，１１２のゲート電極７２とを同
時に形成する。その後、所定領域を覆うフォトマスク及
び各電極をマスクとして、Ｐ（リン）イオンの注入を行
い、ＭＩＳキャパシタ１００の側方不純物形成領域１２
ｂと、ＮチャネルＭＩＳトランジスタ１１１のソース／
ドレイン領域７３とを同時に形成する。ただし、このと
き、ＰチャネルＭＩＳトランジスタ１１２が形成される
領域は、フォトマスクによって覆われている。そして、
キャパシタ形成領域ＲecとＮチャネルＭＯＳトランジス
タ１１１が形成される領域を覆うフォトマスクを形成
し、このフォトマスクとＰチャネルＭＩＳトランジスタ
１１２のゲート電極７２とをマスクとして、Ｂ（ボロ
ン）イオンの注入を行って、ＰチャネルＭＩＳトランジ
スタ１１２のソース／ドレイン領域７４を形成する。
【００６７】そして、その後の各層の形成工程は図示を
省略するが、層間絶縁膜等を形成した後、コンタクト孔
を設け、各コンタクト部材及び配線パターンを形成す
る。この工程により、図４（ｄ）に示すように、キャパ
シタ形成領域Ｒecでは、第１ポリシリコン電極２１に接
続されると共にコンタクト部材４２を介して第２不純物
拡散領域１２に接続される第１配線５１と、第２ポリシ
リコン電極２２に接続されると共にコンタクト部材４２
を介して第１不純物拡散領域１１に接続される第２配線
５２とが形成される。また、トランジスタ形成領域Ｒem
では、各ＭＩＳトランジスタ１１１，１１２のゲート７
１に接続される第１配線９１と、コンタクト部材８２を
介して各ＭＩＳトランジスタ１１１，１１２のソース／
ドレイン領域７３，７４に接続される第２配線９２とが
形成される。これらの各配線５１，５２，９１，９２は
共通のメタル層（例えばアルミニウム合金膜）で形成さ
れる。そして、２つのＭＩＳトランジスタ１１１，１１
２（ＣＭＯＳトランジスタ）によって、入力端子９３と
出力端子９４間にインバータ素子１１３が構成されてい
る。
省略するが、層間絶縁膜等を形成した後、コンタクト孔
を設け、各コンタクト部材及び配線パターンを形成す
る。この工程により、図４（ｄ）に示すように、キャパ
シタ形成領域Ｒecでは、第１ポリシリコン電極２１に接
続されると共にコンタクト部材４２を介して第２不純物
拡散領域１２に接続される第１配線５１と、第２ポリシ
リコン電極２２に接続されると共にコンタクト部材４２
を介して第１不純物拡散領域１１に接続される第２配線
５２とが形成される。また、トランジスタ形成領域Ｒem
では、各ＭＩＳトランジスタ１１１，１１２のゲート７
１に接続される第１配線９１と、コンタクト部材８２を
介して各ＭＩＳトランジスタ１１１，１１２のソース／
ドレイン領域７３，７４に接続される第２配線９２とが
形成される。これらの各配線５１，５２，９１，９２は
共通のメタル層（例えばアルミニウム合金膜）で形成さ
れる。そして、２つのＭＩＳトランジスタ１１１，１１
２（ＣＭＯＳトランジスタ）によって、入力端子９３と
出力端子９４間にインバータ素子１１３が構成されてい
る。
【００６８】なお、符号８３，８４は、それぞれドレイ
ン電圧電源，接地電源から各ＭＩＳトランジスタ１１
１，１１２のソース／ドレイン領域７３，７４に接続さ
れるコンタクト部材を示す。符号６１，６２はＭＩＳキ
ャパシタ１００の第１，第２端子を示す。
ン電圧電源，接地電源から各ＭＩＳトランジスタ１１
１，１１２のソース／ドレイン領域７３，７４に接続さ
れるコンタクト部材を示す。符号６１，６２はＭＩＳキ
ャパシタ１００の第１，第２端子を示す。
【００６９】図５は、上記工程で形成されるＭＩＳキャ
パシタ１００を電気回路として表したものである。ま
た、図６は上記２つのＭＩＳトランジスタ１１１，１１
２（つまりＣＭＯＳトランジスタ）で構成されるインバ
ータ素子１１３を電気回路として表したものである。
パシタ１００を電気回路として表したものである。ま
た、図６は上記２つのＭＩＳトランジスタ１１１，１１
２（つまりＣＭＯＳトランジスタ）で構成されるインバ
ータ素子１１３を電気回路として表したものである。
【００７０】本実施例では、アナログ回路に搭載される
ＭＩＳキャパシタと、デジタル回路に搭載されるＣＭＯ
Ｓトランジスタ等とを、１層のポリシリコン膜を用いる
プロセスで、しかも共通の工程で形成し得る。言い換え
ると、通常のＣＭＯＳトランジスタの製造プロセスに使
用される１層ポリシリコン膜を用いるプロセスだけで、
ＭＩＳキャパシタを形成することができる。したがっ
て、２層のポリシリコン膜を用いるプロセスを採用して
いた従来のＭＩＳキャパシタの製造工程に比べ、工程数
と時間つまりコストを大幅に低減することができる。
ＭＩＳキャパシタと、デジタル回路に搭載されるＣＭＯ
Ｓトランジスタ等とを、１層のポリシリコン膜を用いる
プロセスで、しかも共通の工程で形成し得る。言い換え
ると、通常のＣＭＯＳトランジスタの製造プロセスに使
用される１層ポリシリコン膜を用いるプロセスだけで、
ＭＩＳキャパシタを形成することができる。したがっ
て、２層のポリシリコン膜を用いるプロセスを採用して
いた従来のＭＩＳキャパシタの製造工程に比べ、工程数
と時間つまりコストを大幅に低減することができる。
【００７１】なお、上記各実施例では、ＭＩＳキャパシ
タ１００には２つのポリシリコン電極３１，３２と、２
つの容量絶縁膜２１，２２と、２つの拡散領域１１，１
２とを設けたが、本発明はかかる実施例に限定されるも
のではない。例えば、第１ポリシリコン電極等の要素を
各々２つずつ形成し、２つの第１ポリシリコン電極と２
つの第２不純物拡散領域とを共通の第１配線により第１
端子に接続し、２つの第２ポリシリコン電極と２つの第
１不純物拡散領域とを共通の第２配線により第２端子に
接続するようにしてもよい。このように構成すること
で、多種類の容量値を有するＭＩＳキャパシタを容易に
構成することができる。
タ１００には２つのポリシリコン電極３１，３２と、２
つの容量絶縁膜２１，２２と、２つの拡散領域１１，１
２とを設けたが、本発明はかかる実施例に限定されるも
のではない。例えば、第１ポリシリコン電極等の要素を
各々２つずつ形成し、２つの第１ポリシリコン電極と２
つの第２不純物拡散領域とを共通の第１配線により第１
端子に接続し、２つの第２ポリシリコン電極と２つの第
１不純物拡散領域とを共通の第２配線により第２端子に
接続するようにしてもよい。このように構成すること
で、多種類の容量値を有するＭＩＳキャパシタを容易に
構成することができる。
【００７２】また、実施例は省略するが、上記各実施例
のようなＭＩＳキャパシタを絶縁体基板上に形成するこ
とも可能である。その場合、例えば図１や図３に示す断
面構造において、シリコン基板１を絶縁体基板上にエピ
タキシャル成長によって形成された膜に置き換えると、
他の構造は基本的に同じである。
のようなＭＩＳキャパシタを絶縁体基板上に形成するこ
とも可能である。その場合、例えば図１や図３に示す断
面構造において、シリコン基板１を絶縁体基板上にエピ
タキシャル成長によって形成された膜に置き換えると、
他の構造は基本的に同じである。
【００７３】
【発明の効果】以上説明したように、請求項１の発明に
よれば、第１端子と第２端子との間に形成されるＭＩＳ
キャパシタの構成として、共通の半導体基板上に形成さ
れた第１，第２容量絶縁膜と、第１，第２導電膜と、第
１，第２不純物拡散領域とを設け、第１導電膜と第２不
純物拡散領域とを共通に接続して一方の極とし、第２導
電膜と第１不純物拡散領域とを共通に接続して他方の極
とするとともに、第１，第２容量絶縁膜をが並列に配置
して電荷蓄積部としたので、ＭＩＳ構造を有するキャパ
シタに特有に生じる容量値の電圧依存性をＭＩＳキャパ
シタ内で相殺され、小さく抑制される。
よれば、第１端子と第２端子との間に形成されるＭＩＳ
キャパシタの構成として、共通の半導体基板上に形成さ
れた第１，第２容量絶縁膜と、第１，第２導電膜と、第
１，第２不純物拡散領域とを設け、第１導電膜と第２不
純物拡散領域とを共通に接続して一方の極とし、第２導
電膜と第１不純物拡散領域とを共通に接続して他方の極
とするとともに、第１，第２容量絶縁膜をが並列に配置
して電荷蓄積部としたので、ＭＩＳ構造を有するキャパ
シタに特有に生じる容量値の電圧依存性をＭＩＳキャパ
シタ内で相殺され、小さく抑制される。
【００７４】請求項２の発明によれば、第１，第２不純
物拡散領域に、半導体基板内の不純物とは逆導電型の不
純物を導入するように構成したので、半導体基板と各不
純物拡散領域とを電気的に確実に絶縁することができ、
よって、半導体基板を別の電源に接続することが可能と
なる。
物拡散領域に、半導体基板内の不純物とは逆導電型の不
純物を導入するように構成したので、半導体基板と各不
純物拡散領域とを電気的に確実に絶縁することができ、
よって、半導体基板を別の電源に接続することが可能と
なる。
【００７５】請求項３の発明によれば、第１，第２不純
物拡散領域をウェル内に形成するように構成したので、
半導体基板上に他の素子が搭載されている場合でも、各
不純物拡散領域と他の素子の活性領域とを電気的に絶縁
することができ、よって、ＭＩＳキャパシタに対する他
の素子空の電気的な干渉を阻止することができる。
物拡散領域をウェル内に形成するように構成したので、
半導体基板上に他の素子が搭載されている場合でも、各
不純物拡散領域と他の素子の活性領域とを電気的に絶縁
することができ、よって、ＭＩＳキャパシタに対する他
の素子空の電気的な干渉を阻止することができる。
【００７６】請求項４の発明によれば、第１，第２不純
物拡散領域をウェル内の不純物濃度よりも濃い不純物の
導入により形成するようにしたので、請求項３の効果を
より顕著に発揮することができる。
物拡散領域をウェル内の不純物濃度よりも濃い不純物の
導入により形成するようにしたので、請求項３の効果を
より顕著に発揮することができる。
【００７７】請求項５の発明によれば、不純物拡散領域
を中央部と側方部とで構成したので、同じ半導体基板上
にＭＩＳトランジスタをする場合には、半導体装置の標
準的なプロセスによって、不純物拡散領域を形成するこ
とができ、よって、特性の良好なＭＩＳキャパシタを工
程数を増大させることなく形成することができる。
を中央部と側方部とで構成したので、同じ半導体基板上
にＭＩＳトランジスタをする場合には、半導体装置の標
準的なプロセスによって、不純物拡散領域を形成するこ
とができ、よって、特性の良好なＭＩＳキャパシタを工
程数を増大させることなく形成することができる。
【００７８】請求項６の発明によれば、各容量絶縁膜を
シリコン酸化膜で構成したので、容易に均一な膜厚を形
成することができ、ＭＩＳキャパシタの容量値の特性の
向上と占有面積の低減とを図ることができる。
シリコン酸化膜で構成したので、容易に均一な膜厚を形
成することができ、ＭＩＳキャパシタの容量値の特性の
向上と占有面積の低減とを図ることができる。
【００７９】請求項７の発明によれば、半導体基板とし
てＰ型半導体基板を使用する構成としたので、ＭＩＳキ
ャパシタの製造コストの低減を図ることができる。
てＰ型半導体基板を使用する構成としたので、ＭＩＳキ
ャパシタの製造コストの低減を図ることができる。
【００８０】請求項８の発明によれば、ＭＩＳキャパシ
タをいわゆるＳＯＩ構造となるようにしたので、寄生容
量の低減により、ＭＩＳキャパシタの特性を顕著な向上
を図ることができる。
タをいわゆるＳＯＩ構造となるようにしたので、寄生容
量の低減により、ＭＩＳキャパシタの特性を顕著な向上
を図ることができる。
【００８１】請求項９の発明によれば、第１，第２容量
絶縁膜と、第１，第２導電膜と、第１，第２不純物拡散
領域とを各々同数の複数個だけ設ける構成としたので、
容量値の調整の容易化を図ることができる。
絶縁膜と、第１，第２導電膜と、第１，第２不純物拡散
領域とを各々同数の複数個だけ設ける構成としたので、
容量値の調整の容易化を図ることができる。
【００８２】請求項１０の発明によれば、半導体装置の
構成として、共通の半導体基板上に請求項１の発明の構
成を有するＭＩＳキャパシタとＭＩＳトランジスタとを
搭載するとともに、ＭＩＳキャパシタの容量絶縁膜をＭ
ＩＳトランジスタのゲート絶縁膜と同時に形成されたシ
リコン酸化膜で構成したので、シリコン酸化膜によるＭ
ＩＳキャパシタの良好な容量値特性を得ることができ
る。
構成として、共通の半導体基板上に請求項１の発明の構
成を有するＭＩＳキャパシタとＭＩＳトランジスタとを
搭載するとともに、ＭＩＳキャパシタの容量絶縁膜をＭ
ＩＳトランジスタのゲート絶縁膜と同時に形成されたシ
リコン酸化膜で構成したので、シリコン酸化膜によるＭ
ＩＳキャパシタの良好な容量値特性を得ることができ
る。
【００８３】請求項１１の発明によれば、デプレッショ
ン型トランジスタを搭載した半導体装置の標準的な製造
工程を用いて、ＭＩＳキャパシタの不純物拡散領域を形
成することができ、よって、半導体装置の製造コストの
低減を図ることができる。
ン型トランジスタを搭載した半導体装置の標準的な製造
工程を用いて、ＭＩＳキャパシタの不純物拡散領域を形
成することができ、よって、半導体装置の製造コストの
低減を図ることができる。
【００８４】請求項１２の発明によれば、ＭＩＳキャパ
シタの導電膜とＭＩＳトランジスタのゲート電極とを同
時に堆積されたポリシリコン膜で構成したので、１層の
ポリシリコン膜を用いるプロセスでＭＩＳトランジスタ
とＭＩＳキャパシタとを形成することができ、よって、
製造コストの大幅な低減を図ることができる。
シタの導電膜とＭＩＳトランジスタのゲート電極とを同
時に堆積されたポリシリコン膜で構成したので、１層の
ポリシリコン膜を用いるプロセスでＭＩＳトランジスタ
とＭＩＳキャパシタとを形成することができ、よって、
製造コストの大幅な低減を図ることができる。
【００８５】請求項１３の発明によれば、ＭＩＳキャパ
シタとＭＩＳトランジスタとを搭載した半導体装置の製
造方法として、ＭＩＳキャパシタの容量絶縁膜をＭＩＳ
トランジスタのゲート絶縁膜と同じシリコン酸化膜で構
成し、かつＭＩＳキャパシタの第１，第２導電膜とＭＩ
Ｓトランジスタのゲート絶縁膜とを同時に形成するよう
にしたので、簡素な工程で特性の良好なＭＩＳキャパシ
タを形成することができる。
シタとＭＩＳトランジスタとを搭載した半導体装置の製
造方法として、ＭＩＳキャパシタの容量絶縁膜をＭＩＳ
トランジスタのゲート絶縁膜と同じシリコン酸化膜で構
成し、かつＭＩＳキャパシタの第１，第２導電膜とＭＩ
Ｓトランジスタのゲート絶縁膜とを同時に形成するよう
にしたので、簡素な工程で特性の良好なＭＩＳキャパシ
タを形成することができる。
【００８６】請求項１４の発明によれば、ＭＩＳキャパ
シタの各不純物拡散領域をＭＩＳトランジスタのソース
／ドレイン領域と同時に、かつ標準的なＭＩＳトランジ
スタの製造工程で形成するようにしたので、製造工程の
簡略化を図ることができる。
シタの各不純物拡散領域をＭＩＳトランジスタのソース
／ドレイン領域と同時に、かつ標準的なＭＩＳトランジ
スタの製造工程で形成するようにしたので、製造工程の
簡略化を図ることができる。
【００８７】請求項１５の発明によれば、ＭＩＳキャパ
シタの不純物拡散領域のうち導電膜直下の中央部をデプ
レッション型トランジスタへのチャネル領域への高濃度
不純物の注入工程で形成するようにしたので、容量値の
電圧依存性の小さなＭＩＳキャパシタをデプレッション
型トランジスタを搭載した半導体装置の標準的な製造工
程で形成することができる。
シタの不純物拡散領域のうち導電膜直下の中央部をデプ
レッション型トランジスタへのチャネル領域への高濃度
不純物の注入工程で形成するようにしたので、容量値の
電圧依存性の小さなＭＩＳキャパシタをデプレッション
型トランジスタを搭載した半導体装置の標準的な製造工
程で形成することができる。
【００８８】請求項１６の発明によれば、導電性物質と
してポリシリコンを堆積するようにしたので、ＭＩＳト
ランジスタの導電膜が１層のポリシリコン膜を用いるプ
ロセスで形成することができ、よって、製造コストの低
減を図ることができる。
してポリシリコンを堆積するようにしたので、ＭＩＳト
ランジスタの導電膜が１層のポリシリコン膜を用いるプ
ロセスで形成することができ、よって、製造コストの低
減を図ることができる。
【図１】第１実施例に係るＭＩＳキャパシタの断面図で
ある。
ある。
【図２】第１実施例の別例に係るＭＩＳキャパシタの断
面図である。
面図である。
【図３】第２実施例に係るＭＩＳキャパシタの断面図で
ある。
ある。
【図４】第３実施例に係る半導体装置の製造工程におけ
る半導体装置の構造の変化を示す断面図である。
る半導体装置の構造の変化を示す断面図である。
【図５】第３実施例に係るＭＩＳキャパシタの電気回路
図である。
図である。
【図６】第３実施例に係るインバータ素子の電気回路図
である。
である。
【図７】本発明のＭＩＳキャパシタの容量値の電圧依存
性を示す特性図である。
性を示す特性図である。
【図８】従来のＭＩＳキャパシタの容量値の電圧依存性
を示す特性図である。
を示す特性図である。
１ シリコン基板 ２ 活性領域 ３ 素子分離 ４ Ｎウェル ６ シリコン窒化膜 ７ フォトマスク １１ 第１不純物拡散領域 １１ａ 第１中央不純物拡散領域 １１ｂ 第１側方不純物拡散領域 １２ 第２不純物拡散領域 １２ａ 第２中央不純物拡散領域 １２ｂ 第２側方不純物拡散領域 ２１ 第１容量絶縁膜 ２２ 第２容量絶縁膜 ３１ 第１ポリシリコン電極（第１導電膜） ３２ 第２ポリシリコン電極（第２導電膜） ４１ 第１コンタクト部材 ４２ 第２コンタクト部材 ５１ 第１配線 ５２ 第２配線 ６１ 第１端子 ６２ 第２端子 ７１ ゲート絶縁膜 ７２ ゲート電極 ７３ ソース／ドレイン領域 ７４ ソース／ドレイン領域 ８２〜８４ コンタクト部材 ９１ 第１配線 ９２ 第２配線 ９３ 入力端子 ９４ 出力端子 １００ ＭＩＳキャパシタ １１１ ＮチャネルＭＩＳトランジスタ １１２ ＰチャネルＭＩＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (16)
- 【請求項１】 電気回路に接続される２つの第１，第２
端子の間に介設されるＭＩＳキャパシタであって、 共通の半導体基板上に形成された第１，第２容量絶縁膜
と、 上記第１，第２容量絶縁膜の上にそれぞれ形成された第
１，第２導電膜と、 上記第１，第２容量絶縁膜の下方の半導体基板内にそれ
ぞれ同じ導電型の不純物が導入されて形成された第１，
第２不純物拡散領域と、 上記第１導電膜と第２不純物拡散領域とを上記第１端子
に接続する第１配線と、 上記第２導電膜と第１不純物拡散領域とを上記第２端子
に接続する第２配線とを備えたことを特徴とするＭＩＳ
キャパシタ。 - 【請求項２】 請求項１記載のＭＩＳキャパシタにおい
て、 上記第１，第２不純物拡散領域には、上記半導体基板内
の不純物とは逆導電型の不純物が導入されていることを
特徴とするＭＩＳキャパシタ。 - 【請求項３】 請求項１又は２記載のＭＩＳキャパシタ
において、 上記半導体基板の表面付近には、半導体基板内に不純物
が導入されてなるウェルが形成されており、 上記第１，第２不純物拡散領域は、上記ウェル内に形成
されていることを特徴とするＭＩＳキャパシタ。 - 【請求項４】 請求項３記載のＭＩＳキャパシタにおい
て、 上記第１，第２不純物拡散領域は、上記ウェル内の不純
物と同じ導電型でかつウェルよりも濃度の濃い不純物の
導入により形成されていることを特徴とするＭＩＳキャ
パシタ。 - 【請求項５】 請求項１，２又は３記載のＭＩＳキャパ
シタにおいて、 上記各不純物拡散領域は、上記各導電膜の下方に位置す
る半導体基板内に不純物が導入されてなる中央部と、各
導電膜の両側方に位置する半導体基板内に不純物が導入
されてなる２つの側方部とからなり、 上記各配線は、それぞれ上記各不純物拡散領域の２つの
側方部にコンタクトしていることを特徴とするＭＩＳキ
ャパシタ。 - 【請求項６】 請求項１，２又は３記載のＭＩＳキャパ
シタにおいて、 上記各容量絶縁膜は、シリコン酸化膜であることを特徴
とするＭＩＳキャパシタ。 - 【請求項７】 請求項１，２又は３記載のＭＩＳキャパ
シタにおいて、 上記半導体基板は、Ｐ型不純物が導入されたＰ型半導体
基板であることを特徴とするＭＩＳキャパシタ。 - 【請求項８】 請求項１，２又は３記載のＭＩＳキャパ
シタにおいて、 上記半導体基板は、絶縁体上に堆積された半導体膜から
なることを特徴とするＭＩＳキャパシタ。 - 【請求項９】 請求項１，２又は３記載のＭＩＳキャパ
シタにおいて、 上記第１，第２容量絶縁膜と、第１，第２導電膜と、第
１，第２不純物拡散領域とは、各々同数の複数個ずつ設
けられていることを特徴とするＭＩＳキャパシタ。 - 【請求項１０】 共通の半導体基板上に形成された第
１，第２容量絶縁膜と、上記第１，第２容量絶縁膜の上
にそれぞれ形成された第１，第２導電膜と、上記第１，
第２容量絶縁膜の下方の半導体基板内にそれぞれ不純物
が導入されて形成された第１，第２不純物拡散領域と、
上記第１導電膜と第２不純物拡散領域とに第１配線を介
して接続される第１端子と、上記第２導電膜と第１不純
物拡散領域とに第２配線を介して接続される第２端子と
を有するＭＩＳキャパシタと、 上記ＭＩＳキャパシタと共通の半導体基板に形成され、
ゲート電極と、ゲート絶縁膜，チャネル領域及びソース
／ドレイン領域とを有するＭＩＳトランジスタとを備
え、 上記ＭＩＳキャパシタの各容量絶縁膜と上記ＭＩＳトラ
ンジスタのゲート絶縁膜とは、同時に形成されたシリコ
ン酸化膜で構成されていることを特徴とする半導体装
置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 半導体基板上には、デプレッション型トランジスタが搭
載されており、 上記ＭＩＳキャパシタの各不純物拡散領域は、導電膜の
直下の半導体基板に上記デプレッション型トランジスタ
のチャネル領域への不純物の注入と同時に注入された不
純物の拡散により形成された中央部と、該中央部の側方
の半導体基板に上記ＭＩＳトランジスタのソース／ドレ
イン領域への不純物の注入と同時に注入された不純物の
拡散により形成された側方部とを有することを特徴とす
る半導体装置。 - 【請求項１２】 請求項１０又は１１記載の半導体装置
において、 上記ＭＩＳキャパシタの各導電膜と上記ＭＩＳトランジ
スタのゲート電極とは、同時に形成されたポリシリコン
膜により構成されていることを特徴とする半導体装置。 - 【請求項１３】 共通の半導体基板上に、第１，第２導
電膜、第１，第２容量絶縁膜、第１，第２不純物拡散領
域及び第１，第２配線からなるＭＩＳキャパシタと、少
なくともゲート電極，ゲート絶縁膜及びソース／ドレイ
ン領域を有するＭＩＳトランジスタとを搭載してなる半
導体装置の製造方法において、 上記ＭＩＳキャパシタを形成しようとする領域及び上記
ＭＩＳトランジスタを形成しようとする領域の半導体基
板上に、ゲート絶縁膜及び第１，第２容量絶縁膜となる
シリコン酸化膜を同時に堆積する工程と、 上記シリコン酸化膜のうち少なくともＭＩＳキャパシタ
の各容量絶縁膜となる領域の下方に不純物を導入して、
ＭＩＳキャパシタの第１，第２不純物拡散領域を形成す
る工程と、 上記シリコン酸化膜の上に導電性物質を堆積して、ＭＩ
Ｓトランジスタのゲート電極と、上記ＭＩＳキャパシタ
の第１，第２導電膜とを同時に形成する工程と、 上記ＭＩＳキャパシタの第１導電膜と第２不純物拡散領
域とを接続する第１配線を形成する工程と、 上記ＭＩＳキャパシタの第２導電膜と第１不純物拡散領
域とを接続する第２配線を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体装置の製造方
法において、 上記ＭＩＳキャパシタの各不純物拡散領域を形成する工
程は、各導電膜の直下の領域に不純物を導入する工程
と、各導電膜の下方かつ側方に位置する領域に不純物を
導入する工程とに分けて行われ、 各導電膜の下方かつ側方に位置する領域に不純物を導入
する工程では、上記ＭＩＳトランジスタのゲート電極及
びＭＩＳキャパシタの第１，第２導電膜をマスクとして
半導体基板内に不純物を導入するように行われ、かつＭ
ＩＳトランジスタのソース／ドレイン領域に不純物を導
入する工程と同時に行われることを特徴とする半導体装
置の製造方法。 - 【請求項１５】 請求項１４記載の半導体装置の製造方
法において、 デプレッション型トランジスタのチャネル領域に不純物
のイオンを注入する工程を備え、 各導電膜の直下の領域に不純物を導入する工程は、上記
デプレッション型トランジスタのチャネル領域への不純
物のイオンの注入と同時に行われることを特徴とする半
導体装置の製造方法。 - 【請求項１６】 請求項１３又は１４記載の半導体装置
の製造方法において、 上記シリコン酸化膜の上に導電性物質を堆積する工程で
は、ポリシリコンを堆積することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053564A JPH06338589A (ja) | 1993-03-31 | 1994-03-24 | Ｍｉｓキャパシタ及びそれを用いた半導体装置並びに半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7316693 | 1993-03-31 | ||
| JP5-73166 | 1993-03-31 | ||
| JP6053564A JPH06338589A (ja) | 1993-03-31 | 1994-03-24 | Ｍｉｓキャパシタ及びそれを用いた半導体装置並びに半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338589A true JPH06338589A (ja) | 1994-12-06 |
Family
ID=26394276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6053564A Pending JPH06338589A (ja) | 1993-03-31 | 1994-03-24 | Ｍｉｓキャパシタ及びそれを用いた半導体装置並びに半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338589A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US6100153A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Reliable diffusion resistor and diffusion capacitor |
| JP2008235300A (ja) * | 2007-03-16 | 2008-10-02 | Sanyo Electric Co Ltd | 半導体装置 |
| US7692478B2 (en) | 2005-06-23 | 2010-04-06 | Seiko Epson Corporation | Semiconductor device and booster circuit |
| JP2015195337A (ja) * | 2014-03-28 | 2015-11-05 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
-
1994
- 1994-03-24 JP JP6053564A patent/JPH06338589A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US6100153A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Reliable diffusion resistor and diffusion capacitor |
| US7692478B2 (en) | 2005-06-23 | 2010-04-06 | Seiko Epson Corporation | Semiconductor device and booster circuit |
| JP2008235300A (ja) * | 2007-03-16 | 2008-10-02 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2015195337A (ja) * | 2014-03-28 | 2015-11-05 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
| US10319718B2 (en) | 2014-03-28 | 2019-06-11 | Rohm Co., Ltd. | Discrete capacitor and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5872037A (en) | Method for manufacturing a vertical mosfet including a back gate electrode | |
| US5625216A (en) | MOS transistor having increased gate-drain capacitance | |
| US20020048914A1 (en) | Method of fabricating a semiconductor device of high-voltage cmos structre | |
| US6570229B1 (en) | Semiconductor device | |
| JPS583380B2 (ja) | 半導体装置とその製造方法 | |
| US5576565A (en) | MIS capacitor and a semiconductor device utilizing said MIS capacitor | |
| US5041887A (en) | Semiconductor memory device | |
| JPH08241985A (ja) | Ｌｄ−ｍｏｓトランジスタ | |
| JPH1041403A (ja) | 半導体装置およびその製造方法 | |
| US5156992A (en) | Process for forming poly-sheet pillar transistor DRAM cell | |
| US5670399A (en) | Method of making thin film transistor with offset drain | |
| US5932917A (en) | Input protective circuit having a diffusion resistance layer | |
| JP3380117B2 (ja) | 半導体装置とその製造方法 | |
| JPH1093018A (ja) | Ｍｏｓ容量を含む半導体装置およびその製造方法 | |
| JPH06338589A (ja) | Ｍｉｓキャパシタ及びそれを用いた半導体装置並びに半導体装置の製造方法 | |
| JPH10256489A (ja) | 半導体装置 | |
| US20060220155A1 (en) | Semiconductor device | |
| JP2001185628A (ja) | 半導体装置及びその製造方法 | |
| US6392285B1 (en) | Method for fabricating a capacitor device with BiCMOS process and the capacitor device formed thereby | |
| JP3127951B2 (ja) | 半導体装置及びその製造方法 | |
| JPH02148852A (ja) | 半導体装置およびその製造方法 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| KR100290471B1 (ko) | 씨모스소자및그제조방법 | |
| JP3848604B2 (ja) | 半導体装置とその製造方法 | |
| JPH08102526A (ja) | Ｃｍｏｓ半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |