KR100290471B1 - 씨모스소자및그제조방법 - Google Patents
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Abstract
본 발명은 CMOS 소자 및 그 제조방법에 관한 것으로, NMOS를 기판에 형성하고, PMOS를 NMOS 상부에 적층되게 형성하므로써, 기판에 웰을 별도로 형성할 필요가 없어 벌크(Bulk) 공정이 간편하고, 칩 사이즈(Chip Size)를 줄일 수 있어 수율을 향상시킬 수 있으며, 기판상에 접합에 의한 소자 격리가 없고 N+활성 접합만 있어 기생 바이폴라 동작을 불가능하게 하여 래치 업(Latch-up) 발생 요인을 제거할 수 잇는 CMOS 소자 및 그 제조방법에 관한 것이다.
Description
제 1 도는 종래 CMOS 소자의 단면도.
제 2 도는 본 발명에 의한 CMOS 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명*
11: 실리콘 기판 12: P-웰
13: 필드 산화막 14: 게이트 산화막(NMOS)
15: 게이트 전극(NMOS) 16: N+영역(NMOS)
17: 제 1 층간 절연막 18: 내부 연결층
19: 제 2 층간 절연막 24: 게이트 산화막(PMOS)
25: 게이트 전극(PMOS) 26: P+영역(PMOS)
26A: 채널영역(PMOS) 27: 제 3 층간 절연막
본 발명은 CMOS 소자 및 그 제조방법에 관한 것으로, 특히 NMOS를 기판에 형성하고, PMOS를 NMOS 상부에 적층되게 형성하므로써, 기판에 웰을 별도로 형성할 필요가 없어 벌크(Bulk) 공정이 간편하고, 칩 사이즈(Chip Size)를 줄일 수 있어 수율을 향상시킬 수 있으며, 기판상에 접합에 의한 소자 격리가 없고 N+활성 접합만 있어 기생 바이폴라 동작을 불가능하게 하여 래치 업(Latch-up) 발생 요인을 제거할 수 잇는 CMOS 소자 및 그 제조방법에 관한 것이다.
일반적으로 CMOS 소자는 동일 기판상에 N-웰과 P-웰을 형성하여 N-웰에는 PMOS를, P-웰에는 NMOS를 형성하여 이루어진다.
제 1 도는 종래 CMOS 소자의 단면도로서, 실리콘 기판(1)에 P-웰(2A), N-웰(2B) 및 필드 산화막(3)을 형성하고, 상기 P-웰(2A)상에는 게이트 산화막(4A), 게이트 전극(5A), 소오스/드레인용 N+영역(6A)을 형성하여 NMOS를 구성하고, 상기 N-웰(2B)상에는 게이트 산화막(4AB), 게이트 전극(5B), 소오스/드레인용 P+영역(6B)을 형성하여 PMOS를 구성하며, 인버터(Inverter) 또는 전송 케이트(Transmission Gate)로 사용하기 위해 층간 절연막(7) 형성 및 콘택공정으로 금속배선(8)을 형성하여 CMOS 소자를 제조한다.
상기와 같이 형성되는 CMOS 소자는 제한된 면적에 많은 소자를 집적하기 위해 트랜지스터(PMOS 및 NMOS)의 크기와 간격을 줄여야 하는 어려움이 있고, 특히 인버터로 사용할 경우 기생효과로 인한 인버터의 특성저하가 문제시 되고 있다. 또한 래치-업 현상은 CMOS 소자에서 심각한 신뢰성 문제를 유발하고 있다.
따라서, 본 발명은 상기한 문제점을 해결할 수 있는 CMOS 소자 및 그 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 CMOS 소자는 웰이 형성된 기판상에 NMOS와 PMOS가 적층구조로 형성된 것을 특징으로 한다.
또한, 본 발명의 다른 목적인 CMOS 소자 제조방법은 웰이 형성된 실리콘 기판에 NMOS를 형성하는 단계와, 상기 단계로부터 전체구조 상부에 제 1 층간 절연막을 형성하고, 콘택공정을 실시하여 내부 연결층을 형성하는 단계와, 상기 단계로부터 제 2 층간 절연막 형성 및 평탄화공정을 실시한 후 PMOS를 형성하는 단계와, 상기 단계로부터 전체구조 상부에 제 3 층간 절연막을 형성하고, 콘택공정을 실시하여 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제 2 도는 본 발명에 의한 CMOS 소자의 단면도로서, P-웰(12) 및 필드 산화막(13)이 형성된 실리콘 기판(11)상에 NMOS를 형성하고, 상기 NMOS에 적층되도록 PMOS를 형성하여 본 발명의 CMOS 소자를 제조한다.
본 발명의 CMOS 소자 제조방법을 상세히 설명하면 다음과 같다.
NMOS의 특성을 고려하여 실리콘 기판(11)에 P-웰(12)을 형성시키고, 주변의 다른 NMOS와 격리를 위하여 필드 산화막(13)을 성장시켜 NMOS 형성영역을 확정한다. NMOS 형성영역에 게이트 산화막(14), 게이트 전극(15) 및 소오스/드레인용 N+영역(16)을 형성하여 NMOS를 제작하고, 전체구조 상부에 제 1 층간 절연막(17) 증착 및 콘택홀 형성공정을 실시한 후 후공정으로 형성될 PMOS와 외부단자(도시않음)의 연결을 위해 저저항 물질로 된 내부 연결층(18)을 형성한다. 내부 연결층(18)은 TiN이나 텅스텐 폴리사이드(W-Polycide)등의 저저항 물질로 형성하여 NMOS의 내부 저항 증가를 방지한다.
전체구조 상부에 제 2 층간 절연막(19)을 두껍게 형성한 후 PMOS를 토폴러지가 없는 평면에 제작할 수 있도록 평탄화 공정을 실시하고, 상기 제 2 층간 절연막(19)상에 폴리실리콘 증착 및 패턴공정으로 상기 NMOS의 게이트 전극(15)에 중첩되도록 PMOS의 게이트 전극(25)을 형성하고, 상기 게이트 전극(25)을 포함한 전체구조 상부에 산화막을 얇게 증착하여 게이트 산화막(24)을 형성한다. PMOS의 소오스/드레인 영역과 채널영역을 형성하기 위하여 게이트 산화막(24)상에 N형 폴리실리콘 증착 및 패턴공정을 실시한 후 P형 불순물 주입공정을 실시하되 상기 게이트 전극(25)과 중첩되는 부분에는 P형 불순물이 주입되지 않게하고 나머지 부분에는 P형 불순물이 주입되도록하여 소오스/드레인용 P+영역(26)과 채널영역(26A)을 형성하여 PMOS를 제작한다. 이후 전체구조 상부에 제 3 층간 절연막(27) 증착 및 콘택홀 형성공정을 실시하여 다수의 금속배선(28)을 형성한다.
본 발명의 CMOS 소자는 인버터 또는 전송 게이트로 사용할 수 있는데, 인버터로 사용할 경우 NMOS와 PMOS의 게이트 전극(15 및 25)은 외부단자인 입력단에 연결시키고, NMOS의 드레인용 N+영역(16)과 PMOS 드레인용 P+영역(26)은 외부단자인 출력단에 연결시키며, NMOS의 소오스용 N+영역(16)은 접지시키고, PMOS의 소오스용 P+영역(26)은 전원(Power Supply)에 연결시켜 사용한다.
전송 게이트로 사용할 경우, NMOS와 PMOS의 게이트 전극(15 및 25)은 상보 게이트 전압을 갖는 각각의 전원에 별개로 연결시키고, NMOS의 소오스용 N+영역(16)과 PMOS 소오스용 P+영역(26)은 입력단에 연결시키며, NMOS의 드레인용 N+영역(16)과 PMOS 드레인용 P+영역(26)은 출력단자에 연결시켜 사용한다.
본 발명에 의하면, NMOS만을 기판에 제작하므로 웰을 별도로 형성할 필요가 없어 벌크공정이 간편하고, 그 위에 PMOS를 거의 동일한 면적으로 적층 제작하므로 반도체 제품의 크기를 절반 이하로 줄일 수 있으며, 또한 기판상에는 접합에 의한 소자격리가 없고 N+영역만 있어 기생 바이폴라 동작이 불가능하므로 래치-업 발생요인을 제거할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (9)
- CMOS 소자에 있어서, 웰이 형성된 기판상에 NMOS와 PMOS가 적층구조로 형성된 것을 특징으로 하는 CMOS 소자.
- 제 1 항에 있어서, 상기 NMOS는 기판상에 형성되는 게이트 전극과 상기 게이트 전극 양측에 소오스 및 드레인용 N+영역으로 구성되며, 상기 PMOS는 상기 NMOS와 층간 절연막을 사이에 두고 형성되는 게이트 전극과 상기 게이트 전극 양측에 소오스 및 드레인용 P+영역으로 구성되는 것을 특징으로 하는 CMOS 소자.
- 제 2 항에 있어서, 상기 PMOS의 소오스 및 드레인용 P+영역은 N형 폴리실리콘층에 P형 불순물을 주입하여 형성되는 것을 특징으로 하는 CMOS 소자.
- 제 3 항에 있어서, 상기 N형 폴리실리콘층은 PMOS의 게이트 전극 상부에 형성되는 게이트 산화막을 사이에 두고 형성되는 것을 특징으로 하는 CMOS 소자.
- 제 1 또는 2 항에 있어서, 상기 NMOS와 PMOS로 형성된 CMOS 소자를 인버터로 사용하기 위하여 NMOS와 PMOS 각각의 게이트 전극을 입력단에 연결시키고, NMOS와 PMOS의 드레인용 N+영역 및 P+영역을 출력단에 연결시키고, NMOS의 소오스용 N+영역을 접지시키고, PMOS의 소오스용 P+영역을 전원에 연결시키는 것을 특징으로 하는 CMOS 소자.
- 제 1 또는 2 항에 있어서, 상기 NMOS와 PMOS로 형성된 CMOS 소자를 전송 게이트로 사용하기 위하여 NMOS와 PMOS 각각의 게이트 전극을 상보 게이트 전압을 갖는 각각의 전원에 별개로 연결시키고, NMOS와 PMOS의 소오스용 N+영역 및 P+영역을 입력단에 연결시키고, NMOS와 PMOS의 드레인용 N+영역을 출력단에 연결시키는 것을 특징으로 하는 CMOS 소자.
- CMOS 소자 제조방법에 있어서, 웰이 형성된 실리콘 기판에 NMOS를 형성하는 단계와, 상기 단계로부터 전체구조 상부에 제 1 층간 절연막을 형성하고, 콘택공정을 실시하여 저저항 물질로 된 내부 연결층을 형성하는 단계와, 상기 단계로부터 제 2 층간 절연막 형성 및 평탄화공정을 실시한 후 PMOS를 형성하는 단계와, 상기 단계로부터 전체구조 상부에 제 3 층간 절연막을 형성하고, 콘택공정을 실시하여 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 CMOS 소자 제조방법.
- 제 7 항에 있어서, 상기 PMOS는 제 2 층간 절연막상에 상기 NMOS의 게이트 전극과 중첩되도록 게이트 전극을 형성하고, 전체구조 상부에 산화막을 얇게 증착하여 게이트 산화막을 형성하고, 그 상부에 N형 폴리실리콘 증착, 패턴공정 및 선택적 P형 불순물 주입공정으로 소오스/드레인용 P+영역과 채널영역을 형성하여 이루어지는 것을 특징으로 하는 CMOS 소자 제조방법.
- 제 7 항에 있어서, 상기 내부 연결층은 TiN이나 텅스텐 폴리사이드인 것을 특징으로 하는 CMOS 소자 제조방법.
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