KR0121230Y1 - 반도체 소자의 구조 - Google Patents

반도체 소자의 구조

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KR0121230Y1 KR2019950007907U KR19950007907U KR0121230Y1 KR 0121230 Y1 KR0121230 Y1 KR 0121230Y1 KR 2019950007907 U KR2019950007907 U KR 2019950007907U KR 19950007907 U KR19950007907 U KR 19950007907U KR 0121230 Y1 KR0121230 Y1 KR 0121230Y1
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Abstract

본 고안은 반도체 소자의 구조에 관한 것으로, 특히 사파이어(sapphire)절연체상에 실리콘성장(SOI:silicon On Insulator) 공정을 이용하여 초고집적, 초고속 특성을 가지는 씨모오스 회로구성에 적합하도록 한 3차원 씨모오스의 구조에 관한 것이다.
상기와 같이 상술한 본 고안은 제1절연체기판, 상기 제1절연체기판 상측면의 소정부분에 형성되는 제1도전형 반도체층, 상기 제1도전형 반도체층의 양측에 형성되는 제2도전형 소오스 및 드레인 불순물영역, 상기 제1도전형 반도체층을 감싸도록 형성되는 제1게이트 절연막, 상기 채널영역의 제1게이트 절연막상에 제1게이트전극이 형성되어 구성되는 제2도전형 MOS, 제2도전형 MOS를 격리시키기 위해 전면에 형성되는 제1보호막, 제1보호막의 상측면 소정부분에 형성되는 제2도전형 반도체층, 상기 제2도전형 반도체층 양측에 형성되는 제1도전형 소오스 및 드레인 불순물영역, 상기 제2도전형 반도체층을 감싸도록 형성되는 제2게이트 절연막, 상기 채널영역의 제2게이트 절연막상에 형성되는 제2게이트전극을 포함하여 구성됨을 특징으로 한다.

Description

반도체 소자의 구조
제1도는 종래의 씨모오스(CMOS)의 적층 구조에 대한 단면도
제2도는 종래의 씨모오스(CMOS)로 이루어진 인버터의 적층 구조에 대한 레이아웃도
제3도는 일반적인 씨모오스(CMOS)로 이루어진 인버터에 대한 등가회로도
제4도는 본 고안의 씨모오스(CMOS)의 적층 구조에 대한 단면도
*도면의 주요부분에 대한 부호의 설명
21:사파이어 기판22:N형 반도체기판
23:P형 소오스 및 드레인 불순물영역25:피모오스 게이트전극
24:게이트 산화막26:PSG 보호막
27:사파이어 절연체28:P형 반도체기판
29:N형 소오스 및 드레인 불순물영역30:질화막
31:엔모오스 게이트전극32:금속라인
본 고안은 반도체 소자의 구조에 관한 것으로, 특히 사파이어(sapphire)절연체상에 실리콘성장(SOI:silicon On Insulator) 공정을 이용하여 초고집적, 초고속 특성을 가지는 씨모오스 회로구성에 적합하도록 한 3차원 씨모오스의 구조에 관한 것이다.
종래의 씨모오스의 적층구조에 대한 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 CMOS 적층구조에 대한 단면도이고, 제2도는 종래의 CMOS로 이루어진 인버터의 적층구조에 대한 평면도이고, 제3도는 일반적인 CMOS 인버터에 대한 등가회로도이다.
종래의 CMOS 적층구조는 제1도 및 제2도와 같이 활성영역과 격리영역으로 구분된 N형 반도체기판(1)의 격리영역에 로코스(LOCOS:Local Oxidation Of Silicon) 공정으로 필드산화막(2)이 형성되고 활성영역에는 게이트산화막(3)이 성장된다.
상기 활성영역 상부의 중간에 제1게이트전극(4)이 형성되고, 상기 제1게이트전극(4) 양측의 N형 반도체기판(1)에 고농도 P형 불순물 이온주입으로 P형 소오스 및 드레인 불순물영역(5)이 형성되어 피모오스(PMOS) 트랜지스터(이하, '피모오스')가 구성된다.
그리고 상기 결과물의 전면에 1차 PSG 보호막(6)이 증착되고, 상기 피모오스 상부의 소정부분에 질화막(7)에 의해 감싸도록 P형 실리콘층(8)이 형성된다.
상기 P형 실리콘층(8)의 소정 부위에 제2게이트전극(9)이 형성되고, 상기 제2게이트전극(9) 양측의 P형 실리콘(8)에 고농도 N형 불순물 이온주입으로 N형 소오스 및 드레인 불순물영역(10)이 형성되어 엔모오스(NMOS) 트랜지스터(이하 '엔모오스')가 구성된다.
이어 상기 결과물의 전면에 2차 PSG 보호막(6a)과 같은 물질이 증착되고, 상기 엔모오스의 P형 소오스 및 드레인 불순물영역(5)가 상기 피모오스의 N형 소오스 및 드레인 불순물영역(10)에 콘택홀이 형성된다.
그리고, 콘택홀에 금속층(11)이 형성되어 피모오스(PMOS)의 드레인 불순물 영역과 엔모오스(NMOS)의 소오스 불순물영역이 연결되어 출력단자(Vout)가 되고, 피모오스의 소오스와 엔모오스 드레인에 별개로 형성된 금속층(11)은 전원공급선(VSS,VDD)에 연결되며, 제2도에서 알 수 있듯이 제1게이트전극(4)과 제2게이트전극(9)이 콘택홀(12)에서 연결되어 입력단자(Vin)가 형성되어 씨모오스(CMOS) 인버터를 완성한다.
이와 같이 구성된 종래의 씨모오스 인버터 구조에 따른 동작을 제3도의 등가회로도를 참조하여 상세히 설명하면 다음과 같다.
전원입력단자(Vin)가 피모오스(PMOS)와 엔모오스(NMOS)의 게이트전극에 공통으로 연결되어 상기 피모오스가 도통될때에는 전원공급단자(Vdd)가 출력단자(Vout)로 출력되며, 반대로 상기 엔모오스가 도통될때에는 전원전압(VSS)이 출력단자(Vout)로 출력함을 알 수 있다.
그러나, 상기와 같은 종래의 기술은 실리콘기판위에 로코스(LOCOS)공정을 이용하여 각 CMOS간을 격리시킴으로서 반도체 기판상에 필드영역이 차지한 면적이 크므로 본래의 3차원 적층구조의 CMOS의 본래 목적인 고집적화에 한계가 있고, 엔모오스의 구성을 위한 실리콘 증착 또는 금속 성장에 대한 공정상의 어려움이 있었다.
상기 문제점을 해결하기 위해 안출한 것으로 사파이어(sapphire) 절연체상에 실리콘성장(SOI:Silicon On Insulator)공정을 이용하여 초고집적, 초고속 특성을 가지는 씨모오스(CMOS) 회로구성에 적합하도록한 씨모오스(CMOS)의 적층구조를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 고안의 반도체 소자의 구조는 제1절연체기판, 상기 제1절연체기판 상측면의 소정부분에 형성되는 제1도전형 반도체층, 상기 제1도전형 반도체층의 양측에 형성되는 제2도전형 소오스 및 드레인 불순물영역, 상기 제1도전형 반도체층을 감싸도록 형성되는 제1게이트 절연막, 상기 채널영역의 제1게이트 절연막상에 제1게이트전극이 형성되어 구성되는 제2도전형 MOS, 제2도전형 MOS를 격리시키기 위해 전면에 형성되는 제1보호막, 제1보호막의 상측면 소정부분에 형성되는 제2도전형 반도체층, 상기 제2도전형 반도체층 양측에 형성되는 제1도전형 소오스 및 드레인 불순물영역, 상기 제2도전형 반도체층을 감싸도록 형성되는 제2게이트 절연막, 상기 채널영역의 제2게이트 절연막상에 형성되는 제2게이트전극을 포함하여 구성됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 고안의 씨모오스(CMOS)의 적층구조에 대한 실시예를 상세히 설명하면 다음과 같다.
제4도는 본 고안의 씨모오스(CMOS)의 적층구조에 대한 단면도이다.
제4도에 도시한 바와 같이 사파이어(sapphire)기판(21)의 소정부위에 N형 반도체기판(22)이 성장되어 양측에 고농도 P형 불순물 이온주입으로 제1도전형 소오스 및 드레인 불순물영역(23)이 형성되고, 상기 N형 반도체기판(22)을 감싸도록 게이트 산화막(24)이 증착되어 그 상측의 소정 부분에 피모오스 제1게이트전극(25)이 형성되어 피모오스(PMOS) 트랜지스터가 구성된다.
또한, 상기 결과물의 전면에 1차 PSG 보호막(26)이 형성되어 상기 피모오스의 제1게이트전극(25) 상부에 사파이어(sapphire)절연체(27)가 형성되고, 사파이어 절연체(27)상에 P형 반도체기판(28)이 성장되어 양측에 고농도 N형 불순물 이온주입으로 N형 소오스 및 드레인 불순물영역(29)이 형성된다.
상기 P형 반도체기판(28)을 감싸도록 질화막(30)이 증착되어 그위의 소정부분에 제2게이트전극(31)이 형성되므로 엔모오스(NMOS) 트랜지스터가 구성된다.
그리고, 상기 결과물 전면에 2차 PSG 보호막(26a)이 형성되고 상기 피모오스의 P형 소오스 및 드레인 불순물영역(23)과 상기 엔모오스의 N형 소오스 및 드레인 불순물영역(29)에 콘택홀이 형성된다.
이어 콘택홀에 금속층(32)이 형성되어 상기 콘택홀중에 피모오스의 드레인 불순물영역과 엔모오스의 소오스 불순물영역이 연결되어 출력단위(Vout)가 되고, 나머지 부분에 개별적으로 형성된 금속층(32)은 전원공급선(Vdd,Vss)에 연결되며, 나머지는 종래와 동일하게 형성되어 씨모오스의 인버터를 완성한다.
상기에 상술한 씨모오스(CMOS)의 인버터에 대한 평면도와 동작은 종래의 기술과 동일하다.
이상과 같이 상술한 본 고안의 반도체 소자의 구조는 다음과 같은 효과가 발생된다.
첫째, 각 CMOS간 격리가 절연체인 사파이어로 되어 있어 완전 격리상태를 유지할 수 있다.
둘째, 격리를 위한 공간이 감소하며 로코스(sapphire) 공정이 불필요하고, 초고집적 CMOS 구조가 가능하다.
셋째, 절연체인 사파이어 기판을 사용한 격리로 인하여 래치 업(latch-up) 문제가 개선된다.
넷째, 금속라인과 반도체 기판간에 기생하는 커패시턴스가 감소하여 초고속 동작이 가능하다.
다섯째, 웰(well)형성 공정과 다른 부수적인 공정이 불필요하여 공정단계를 줄일 수 있다.

Claims (3)

  1. 제1절연체기판, 상기 제1절연체기판 상측면의 소정부분에 형성되는 제1도전형 반도체층, 상기 제1도전형 반도체층의 양측에 형성되는 제2도전형 소오스 및 드레인 불순물영역, 상기 제1도전형 반도체층을 감싸도록 형성되는 제1게이트 절연막, 상기 채널영역의 제1게이트 절연막상에 제1게이트전극이 형성되어 구성되는 제2도전형 MOS, 제2도전형 MOS를 격리시키기 위해 전면에 형성되는 제1보호막, 제1보호막의 상측면 소정부분에 형성되는 제2도전형 반도체층, 상기 제2도전형 반도체층 양측에 형성되는 제1도전형 소오스 및 드레인 불순물영역, 상기 제2도전형 반도체층을 감싸도록 형성되는 제2게이트 절연막, 상기 채널영역의 제2게이트 절연막상에 형성되는 제2게이트전극을 포함하여 구성됨을 특징으로 하는 반도체 소자의 구조.
  2. 제1항에 있어서, 제1보호막과 제2도전형 반도체층 계면에 제2절연층이 형성됨을 특징으로 하는 반도체 소자의 구조.
  3. 제1항 또는 제2항에 있어서, 제1절연기판과 제2절연층을 사파이어로 형성됨을 특징으로 하는 반도체 소자의 구조.
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