KR20020034870A - 기판 커패시턴스가 감소된 집적 회로 - Google Patents

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Abstract

SOI CMOS 회로에서 소스/드레인과 p-형 기판 사이의 커패시턴스는 산화물 층 아래에 n-형 층을 주입함으로써 감소시킬 수 있고, 그 결과 기판에 대한 전체 디바이스의 커패시턴스를 감소시키는 접합 커패시턴스 영역을 생성하면서, 산화물 층의 두께에 추가되는 완전히 공핍된 영역을 형성한다.

Description

기판 커패시턴스가 감소된 집적 회로{INTEGRATED CIRCUITS WITH REDUCED SUBSTRATE CAPACITANCE}
본 발명은 SIMOX, 본드(bond) 및 에치백(etchback), SMARTCUT, 등의 사용 가능한 소정의 방법을 이용하여 형성된 웨이퍼를 사용하는 SOI(Silicon On Insulator) CMOS 회로에 관한 것이다.
SIMOX SOI 웨이퍼 제조 분야에 있어서, 약 0.4㎛ 두께의 절연층을 가지는 산업 표준형 웨이퍼를 생산하는 주입(implant) 프로세스는 시간이 많이 걸리고, 실리콘 디바이스의 층(layer)에서 결함을 발생시킨다고 알려져 있다. 따라서, 산소 주입 도우즈(dose)의 크기와 주입층의 두께를 모두 감소시킬 수 있는 기술이 연구되어 왔다.
얇은 두께의 매립 산화물(BOX; buried oxide)을 사용하는 것의 주요 결점은 트랜지스터의 소스 및 드레인부터 BOX 아래의 기판까지의 커패시턴스가 두께가 감소됨에 따라 증가한다는 것이다. 커패시턴스의 증가는 회로 성능의 저하로서 나타난다. 위와 동일한 커패시턴스의 증가는 다이오드, 저항, 및 인덕터와 같은 기타 구성 요소에도 적용된다.
미국 특허 5,994,759에는 BOX 아래에 도핑된(doped) 층을 형성하는 방법을 개시하는데, 이는 p-형 기판내의 n-형 층을 생성한 후, 두꺼운 공핍층(depleted layer)을 형성하기 위해서 이 층을 바이어싱(biasing)한다. 그러나, 이 방법에 따르면, n-형 층이 BOX 아래에 접지면을 생성한다. 접지면에 대한 소스, 드레인 및 기타 회로 요소들과의 커패시턴스는 원래 기판에 대한 커패시턴스와 동일하게 되거나, 더 커질 것이다.
보다 두꺼운 BOX의 커패시턴스를 가지면서 더 얇은 BOX층을 만드는 기술이계속 연구되었지만, 성공하지는 못했다.
본 발명은, BOX의 저면(bottom)에 n-형 도펀트(dopant)의 전기적으로 바이어스되지 않은 영역을 가볍게 도핑시켜 완전히 공핍된 영역을 형성함으로써, SOI CMOS 회로내의 회로 소자와 매립 산화물(BOX)층 아래의 p-도핑된 기판 사이의 커패시턴스를 감소시키는 방법에 관한 것이다.
도 1-4는 다양한 종래 기술의 실시예에 따른 커패시턴스를 도시한 도면.
도 5-7은 본 발명의 다양한 실시예에 따른 커패시턴스를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
12 : 공핍 영역
20 : n-영역
30 : BOX
40 : 바디 영역
50 : 쉘로우 트렌치
55 : 게이트
60 : 소스/드레인 확산 영역
70 : 컨택 영역
산화물층과 같은 절연 영역 또는 실리콘내의 공핍 영역과 연관된 커패시턴스는 영역의 두께, 영역의 유전상수, 및 영역 상·하의 도전층의 면적에 따라 달라진다. 상하의 도전체 영역 면적이 동일하지 않으면, 관련된 면적은 대략 둘 중 보다 작은 면적이다. 특정 구조에 대해 정확한 공학적 계산을 이용하여 이러한 것을 보다 정확히 할 수 있다. 여러개의 다른 절연층이 함께 적층된 경우에 도전 영역이 해당되는 층에 근접하게 있을 필요는 없다.
BOX 층으로부터의 커패시턴스 성분은 다음과 같이 주어진다.
여기에서, ABOX는 FET의 소스, 드레인 또는 바디(body)와 같이 BOX 위에 도전 영역을 가지는 관련된 디바이스의 면적이거나, 기타 다른 디바이스의 면적을 나타낸다. BOX 아래의 도전 영역은 보통 훨씬 더 큰 면적을 가지는 p-형 기판이고, 이에 따라 커패시턴스 공식에 영향을 덜 미친다. εOX는 산화물의 유전상수이고, tOX는 BOX층의 두께이다.
얇은 BOX의 경우에서 tOX가 보다 작게 될 때, CBOX의 성분은 더 커진다.
BOX 하부에 p-형 기판이 있는 일반적인 경우에는, p-형 기판의 상단(top), FET 소스 및 드레인의 저면, 또는 FET 바디에 공핍 영역이 있을 수 있다. 이들 공핍 영역의 두께는 이 영역들과 p-형 기판 사이의 상대적인 바이어스 차이 및/또는 이 영역들의 도핑 농도에 따라서 달라진다. 소정의 바이어스 조건하에서, 이러한 층들은 중성이거나 축적될 수 있고, 전혀 공핍되지 않을 수 있다.
실리콘내의 공핍 영역으로부터의 커패시턴스 성분은 다음과 같이 주어진다.
여기에서, ADEP는 상하의 도전 영역 면적중에서 보다 작은 쪽의 면적이다.
εSI는 실리콘의 유전상수이고, tDEP는 영역에 인가된 바이어스, 및 영역의 도핑에 따른 공핍 영역의 두께이다.
여러개의 절연층이 함께 적층될 때, 커패시턴스 성분은 직렬로 나타내고, 전체의 최종 커패시턴스는 다음의 역의 규칙(reciprocal rule)에 의해 결정된다.
여기에서, CTOTAL은 결합된 구조의 커패시턴스이고, C1, C2,C3,등은 각각의 절연층에 대한 성분이다.
예를 들어, BOX 위에 nfet n+ 소스가 있고, 통상의 p-형 기판이 BOX 아래에 있는 경우를 생각해 보자. n+ 소스 및 p-형 기판에 공핍 영역이 있다고 가정한다. 소스에 높은 도핑이 되어 있기 때문에, n+ 소스내의 공핍 영역의 두께는 상대적으로 작게 되고, p-기판에는 낮은 도핑이 되어 있기 때문에, 기판내의 공핍층의 두께는 상대적으로 크게 될 것이다.
p-형 기판에 대한 n+ 소스의 결합된 커패시턴스 CTOTAL은 다음과 같이 주어진다.
여기에서, A는 대략 n+ 소스의 면적인 관련된 면적이고, tn+는 n+ 소스내의 공핍 영역의 보다 작은 두께이고,
tP-는 p-기판내의 공핍 영역의 더 큰 두께이고, tBOX는 BOX의 두께이다.
tn+는 매우 작기 때문에, 상기 식의 우변에 대한 CN+의 성분은 보통 무시될 수 있다. 즉, CN+는 매우 크다. 또한, 더 큰 tP-은 상기 식의 우변을 증가시킴으로써 CTOTAL을 감소시킬 것이다.
이제, p-형 기판에 주입된 n-영역의 효과를 고려해보자. 편리성을 위해서, 표 1은 n-영역이 생성될 수 있는 가능한 실시예를 요약하고, 종래 기술과 본 발명과의 차이를 나타낸다.
표 1의 행은 다음과 같이 정의된다.
케이스: 각 실시예에 대해서 지정된 숫자
노트: 간단한 설명
P-기판만 : 표준 기술, n-영역 없음.
균일(Uniform) : n-형 층은 전체 웨이퍼상에 실질적으로 동일한 도핑과 두께로 주입된다.
패턴(Patterned) : n-형 층은 p-형 기판의 선택된 부분에만 주입된다.
바이어스(Biased) : n-영역에 전기적 바이어스를 인가하기 위해, 산화물을 통과하는, 웨이퍼 표면으로부터 n-영역까지의 컨택을 통한 경로가 형성된다.
플로팅(Floating) : 자신의 전위를 가지기 위해서 n-영역에는 컨택을 만들지 않는다.
도전(Conducting) : 전체 면적에 동일한 전위가 유지되도록 n-영역은 충분히 낮은 저항을 갖는다.
완전 공핍(fully depleted) : n-형 도핑은 자유 캐리어(free carriers)가 공핍될 만큼 충분히 낮다. 기판과 p-n 접합으로부터의 공핍 영역은 n-영역을 완전히 덮는다. 또한, 용어 "완전 공핍"은 n-형 도핑이 p-형 도핑과 거의 동일한 고유의 경우(intrinsic case)를 포함한다. 후자의 조건에 있다면, "완전히 공핍된" 영역은 매우 두껍게 만들 수 있다. "완전히 공핍된" 영역은 본질적으로 자유 캐리어를 가지지 않으며, 이에 따라서 전기적으로 바이어스되지 않는다. 이는 인접하는 부분이 완전하게 분리되도록 본질적으로 무한의 측면 저항을 가진다.
표 1
N-영역의 상세 내용
노트 p-기판만 주입된 N-영역
균일 패턴 바이어스 플로팅 도전 완전 공핍
1 표준기술 ×
2 종래기술 × × ×
3 종래기술 × × ×
4 기타 × × ×
5 본 발명 × × ×
6 본 발명 × × ×
7 본 발명 × × ×
케이스 #1 종래 기술
도 1에 도시된 케이스(case) #1은 표준 SOI 디바이스의 구성을 나타낸다. 도 1은 두개의 분리된 FET 구조를 도시하고, 각각은 게이트(55), 소스/드레인 확산 영역(60), 및 바디 영역(40)으로 구성된다. 이러한 FET's는 쉘로우 트렌치(shallow trench)(50)에 의해 측면에서 분리되고, BOX(30)에 의해 아래로부터 분리된다. BOX(30) 아래에는 공핍 영역(12)을 포함하거나 포함하지 않는 p-형 기판(10)이 있다.
디바이스 영역(60, 40)에서 기판(10)까지의 커패시턴스는 CDEV-SUB로 주어진다.
여기에서 Cbox는 식 1에 따른 백 산화물(back oxide) BOX 영역(30)으로부터 주어지는 성분이고, C12는 식 2에 따른 공핍 영역(12)의 두께로부터 주어지는 성분이다. 이러한 커패시턴스는 디바이스 영역에서 기판까지의 최종 커패시턴스인 CDEV-SUB를 얻기 위해서 식 3에서와 같이 결합된다. ADEV는 소스 또는 드레인(60) 또는 바디(40)과 같은 디바이스 영역 또는 다른 타입의 디바이스 영역의 면적이다. 디바이스 그 자체의 공핍 영역으로부터의 작은 성분은 무시되어 왔다. 식 4에 따르면, 백 산화물의 두께 tbox가 감소될 경우, 커패시턴스 CDEV-SUB는 증가할 것이다. 본 발명의 목적은 감소된 tbox를 유지하면서 커패시턴스 CDEV-SUB를 줄이는 것이다.
케이스 #2 종래 기술
케이스 #2는 미국 특허 제 5,994,759에 개시된 것과 같은 종래 기술을 나타낸다. 도 2에 도시된 바와 같이, 도전성 n-형 층(20)은 p-형 기판(10)의 상단 표면으로 주입된다. 전기적 바이어스는 트렌치 분리(50) 및 백 산화물(30)를 통과하면서 형성된 컨택 영역(70)을 통한 경로에 의해 n-층(20)에 인가된다.
n-영역(20)은 상부 공핍 영역(14)을 포함할 수 있다. 하부 공핍 영역(13)은 전체 p-n 접합 공핍 영역을 형성하기 위해서 p-기판의 공핍 영역(12)과 결합된다.영역(70)을 통과하는 경로를 통해 바이어스를 인가하는 것은 공핍 영역(12, 13)의 두께를 증가시킬 수 있고, 이는 p-n 접합 커패시턴스를 감소시킨다.
디바이스와 기판 사이의 커패시턴스는 다음과 같이 주어진다.
n-영역이 도전성 평면이기 때문에, 웨이퍼 또는 칩 전체를 통해 확장되는 n-영역(20)의 전체 면적은 C12및C13에 대해 사용된다. AN-region은 매우 큰 값이기 때문에, C12및C13은 커패시턴스 CDEV-SUB을 크게 개선시키지 못한다. 또한, t14는 식 4에서 t12보다 작거나 같기 때문에, CDEV-SUB을 개선시키지 못한다.
n-영역(20) 또한 도전성 평면을 형성하기 때문에, 디바이스와 n-영역 사이의 커패시턴스를 반드시 고려해야만 한다.
따라서, 커패시턴스 CDEV-N은 CDEV-SUB보다 크고, 이 둘은 같거나, 케이스 #1의 식 4의 CDEV-SUB보다 약간 크다.
따라서, 케이스 #2는 원하는 개선을 제공하지 못한다.
케이스 #3 종래 기술
케이스 #3은 미국 특허 제 5,994,759에 개시된 것과 같은 종래 기술을 나타낸다. 케이스 #3은, n-영역(20)이 웨이퍼 또는 칩 전체를 통해 확장되지 않도록 패턴된다는 것을 제외하고는 케이스 #2와 같다.
식 5는 커패시턴스 CDEV-SUB를 나타내는데, 패턴된 경우에서 An-region은 매우 작고, t12및 t13은 바이어스를 인가함으로써 증가될 수 있기 때문에, 커패시턴스 CDEV-SUB은 케이스 #1에서보다 훨씬 작게 될 수 있다.
하지만, 식 6이 여전히 적용되기 때문에, 이것이 개선을 나타내는 것은 아니다. 디바이스 영역에서 기판까지의 커패시턴스 CDEV-SUB는 디바이스에서 n-영역(20)까지의 커패시턴스 CDEV-N에 의해 대체되어 왔고, 이는 케이스 #1에서의 커패시턴스 CDEV-SUB보다 크거나 같은 값이다.
따라서, 케이스 #2 및 #3에 기술된 미국 특허 제 5,994,759의 종래 기술은 표준 기술인 케이스 #1보다 이점을 제공하지 못한다는 결론을 내릴 수 있다.
케이스 #4
도 4의 케이스 #4는 컨택(70)을 통한 경로가 제거되었다는 것을 제외하면 도 2에 도시된 케이스 #2와 같다. 주입된 n-영역(20)은 웨이퍼 또는 칩 전체를 통해 균일하게 주입되지만, 이는 그 자체의 전위를 가질 수 있도록, 바이어스되지 않는다. 디바이스에서 기판까지의 커패시턴스 CDEV-SUB는 식 5에 의해서 주어진다. 그러나, 케이스 #2에서처럼, 균일한 도전성 n-영역은 웨이퍼 또는 칩 전체를 덮고, 이에 따라 면적 An-region은 크게 되고, n-영역과 기판 사이의 커패시턴스는 증가한다. CDEV-SUB는 개선되지 않은 CDEV-N과 거의 동일하기 때문에, 이러한 큰 직렬 커패시턴스로부터 개선되는 것은 없다.
케이스 #5
케이스 #5는 본 발명의 제1 실시예를 나타낸다. 도 5에 도시된 케이스 #5는 컨택(70)을 통한 경로가 제거되었다는 것을 제외하고는 도 3에 도시된 케이스 #3와 같다. 패턴되고 주입된 n-영역(20)은 그 자체의 전위를 가지기 위해서, 전기적으로 플로팅된다.
커패시턴스 CDEV-SUB는 식 5에 의해 주어지지만, 여기에서는 케이스 #3에서 처럼 n-영역(20)의 면적은 작게 되고, 기판에 대한 n-영역의 더 작아진 직렬 커패시턴스는 기판에 대한 전체 디바이스의 커패시턴스를 감소시킬 수 있고, 이는 본 발명의 목적인 커패시턴스의 감소를 발생시킨다.
주의해야 할 점은, 디바이스와 n-영역(20) 사이의 커패시턴스는, 전하를 추가하거나 제거하도록 하는 외부 바이어스 컨택이 없기 때문에, 문제가 되지 않는다는 것이다.
케이스 #6
케이스 #6는 본 발명의 양호한 실시예를 나타낸다.
도 6에 도시된 케이스 #6은 바이어스 컨택이 없는 균일하게 도핑된 영역(20)을 포함한다는 점에서 도 4에 도시된 케이스 #4와 유사하다. 그러나, 케이스 #6에서 n-영역(20)의 도핑은, 최종 도핑 - 도너에서 어셉터를 뺀 것(donors minus acceptors) - 이 작게 되도록 주의하여 제어된다. 케리어의 최종 농도는 1015cm-3보다 작은 것이 바람직하다. 이 경우에, 공핍 영역(13, 14)의 두께는 증가되고, 함께 병합되어 완전히 공핍된 n-영역(20)이 형성된다. 완전히 공핍된 n-영역은 본질적으로 자유 케리어를 가지지 않아서 바이어스될 수 없기 때문에, 기판(10)과 큰 면적의 커패시터를 형성하도록, 본질적으로 무한의 측면 저항을 가진다. 디바이스와 기판 사이의 커패시턴스 CDEV-SUB는 다음과 같이 주어진다.
주의할 점은, 식 7에서, 커패시턴스 C12, C13,C14는 식 5에서처럼 n-영역의 면적 An-region이 아니고, 대체로 디바이스의 면적 ADEV에 의존한다. 공핍 영역이 병합되었기 때문에, 전체 공핍 영역의 두께는 t12+ t13+ t14이 되고, 이는 커패시턴스 CDEV-SUB을 충분히 낮은 값으로 감소시킬 수 있을 만큼 매우 큰 값이다. 즉, 완전히 공핍된 n-영역(20)과 CBOX의 직렬 결합 및 p-n 접합 영역은 표준 기술의 케이스 #1보다 뚜렷한 개선을 나타낸다.
케이스 #7
도 7에 도시된 케이스 #7은, 케이스 #5의 패턴되고 플로팅되는 n-영역과 결합된 케이스 #6의 완전히 공핍된 n-영역을 포함한다. 완전히 공핍된 영역은 본질적으로 무한의 측면 저항을 가지기 때문에, 완전히 공핍된 n-영역을 패턴할 필요는 없다. 그러나, 프로세스 제어가 좋지 않다면, 완전히 공핍된 n-영역을 항상 얻을 수는 없을 것이다. 만약 이런 일이 생기더라도, 케이스 #5의 실시예에서 변환을 했기 때문에, 여전히 만족할 만한 구조를 얻을 수 있다.
완전히 공핍된 n-영역을 패턴하는 것은 별도의 프로세스 단계가 필요하기 때문에 별로 바람직하지 못하지만, 완전히 공핍된 n-영역을 생산하는데 필요한 프로세스 제어의 정도를 함께 고려해서 평가되어야만 한다.
본 발명에 따르면, SOI CMOS 회로내의 회로 소자와 매립 산화물(BOX)층 아래의 p-도핑된 기판 사이의 커패시턴스를 감소시킬 수 있다.

Claims (10)

  1. 집적 회로를 제조하는 방법에 있어서,
    내부에 형성된 매립 절연층을 포함하는 p-형 웨이퍼 및 상기 매립 절연층상에 실리콘의 디바이스 층을 제조하는 단계; 및
    상기 매립 절연층 하부에 완전히 공핍된 실리콘 층을 형성하기 위해 n-형 도펀트(dopant)의 전면 주입(blanket implant)을 실행하는 단계
    를 포함하는 집적 회로 제조 방법.
  2. 제1항에 있어서,
    상기 n-형 도펀트는 상기 매립 절연층의 아래에 적어도 50nm로 확장되는 집적 회로 제조 방법.
  3. 제1항에 있어서,
    상기 n-형 도펀트는 상기 매립 절연층의 아래에 약 500nm로 확장되는 집적 회로 제조 방법.
  4. 제1항에 있어서,
    전계 효과 트랜지스터의 세트를 형성하는 단계 및 트랜지스터의 세트 아래에 n-형 영역의 세트를 형성하기 위해 제2의 패턴된 주입을 실행하는 단계를 더 포함하는 집적 회로 제조 방법.
  5. 집적 회로를 제조하는 방법에 있어서,
    내부에 형성된 매립 절연층을 포함하는 p-형 웨이퍼 및 상기 매립 절연층상에 실리콘의 디바이스 층을 제조하는 단계;
    상기 매립 절연층의 하부에 완전히 공핍된 실리콘 층을 형성하기 위해 n-형 도펀트의 전면 주입을 실행하는 단계;
    상기 디바이스 층내의 활성(active) 영역의 세트 아래에 n-형 영역의 세트를 형성하기 위해 제2의 패턴된 주입을 실행하는 단계; 및
    상기 활성 영역내에 전계 효과 트랜지스터의 세트를 형성하는 단계
    를 포함하는 집적 회로 제조 방법.
  6. 집적 회로에 있어서,
    제1 극성(polarity)의 반도체 기판상에 배치된 절연층 위에 상호 접속(interconnection) 및 트랜지스터의 세트를 포함하는 반도체 디바이스 층을 포함하는 SOI(Silicon On Insulator) 반도체 기판
    을 포함하고,
    상기 기판은 상기 절연층의 아래에 직접 연결되는 전면의 완전 공핍층(blanket fully depleted layer)을 포함하는 집적 회로.
  7. 제6항에 있어서,
    상기 트랜지스터의 세트 아래에 형성된 상기 제1 극성과 반대인 제2 극성의 도핑된 영역의 세트를 더 포함하는 집적 회로.
  8. 제6항에 있어서,
    상기 기판은 p-형이고, 상기 제2 극성은 n-형인 집적 회로.
  9. 집적 회로에 있어서,
    제1 극성의 반도체 기판상에 배치되는 절연층 위에 상호 접속 및 트랜지스터의 세트를 포함하는 반도체 디바이스 층을 포함하는 SOI 반도체 기판
    을 포함하고,
    상기 트랜지스터의 세트 아래에 형성된 상기 제1 극성과 반대인 제2 극성의 도핑된 영역의 세트를 더 포함하는 집적 회로.
  10. 제9항에 있어서,
    상기 기판은 p-형이고, 상기 제2 극성은 n-형인 집적 회로.
KR10-2001-0064710A 2000-10-31 2001-10-19 기판 커패시턴스가 감소된 집적 회로 KR100466694B1 (ko)

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