JPH0832039A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【目的】 メサ分離法を用いて形成したＳＯＩ構造を有
する半導体装置において、分離溝幅が広い場合であって
も配線容量を十分低下する。 【構成】 シリコン基板１１に埋め込み酸化膜１２を形
成し、この埋め込み酸化膜１２上に分離溝１９を形成す
るとともにその分離溝１９内に絶縁物１６を埋設して素
子領域となるＳＯＩ層１３ａを形成する。また、その絶
縁物１６の形成により素子領域以外のフィールド部にダ
ミーのＳＯＩ層１３ｂを形成する。このダミーのＳＯＩ
層１３ｂ上にＭＯＳＦＥＴのゲート配線を形成するよう
にして、配線容量を低減させる。
する半導体装置において、分離溝幅が広い場合であって
も配線容量を十分低下する。 【構成】 シリコン基板１１に埋め込み酸化膜１２を形
成し、この埋め込み酸化膜１２上に分離溝１９を形成す
るとともにその分離溝１９内に絶縁物１６を埋設して素
子領域となるＳＯＩ層１３ａを形成する。また、その絶
縁物１６の形成により素子領域以外のフィールド部にダ
ミーのＳＯＩ層１３ｂを形成する。このダミーのＳＯＩ
層１３ｂ上にＭＯＳＦＥＴのゲート配線を形成するよう
にして、配線容量を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ(Silicon On In
sulator)層に、分離溝による素子領域を形成し、その素
子領域にＭＯＳＦＥＴを形成してなる構造の半導体装置
およびその製造方法に関する。
sulator)層に、分離溝による素子領域を形成し、その素
子領域にＭＯＳＦＥＴを形成してなる構造の半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】従来、ＳＯＩ構造の半導体装置を形成す
る場合には、半導体基板の貼り合わせを用いてＳＯＩ層
を形成するものと、ＳＩＭＯＸ基板を用いてＳＯＩ層を
形成するものとがある。前者のものは、特開平５ー１６
７０５０号公報に示されているように、凹凸形状の半導
体基板にＳｉＯ2 膜を形成し、それを表面研磨した後、
他の半導体基板と貼り合わせ、さらに表面研磨して凹凸
面に素子領域をなすＳＯＩ層を形成するようにしたもの
である。
る場合には、半導体基板の貼り合わせを用いてＳＯＩ層
を形成するものと、ＳＩＭＯＸ基板を用いてＳＯＩ層を
形成するものとがある。前者のものは、特開平５ー１６
７０５０号公報に示されているように、凹凸形状の半導
体基板にＳｉＯ2 膜を形成し、それを表面研磨した後、
他の半導体基板と貼り合わせ、さらに表面研磨して凹凸
面に素子領域をなすＳＯＩ層を形成するようにしたもの
である。
【０００３】この半導体基板の貼り合わせ技術を用いた
ものは、研磨によるＳＯＩ層の膜厚にばらつきが生じ、
この問題を解決するために、上記公報に示す如く、研磨
を均一に行うための複数のダミー層を設けるなどの工夫
が必要である。これに対し、上記後者のＳＩＭＯＸ基板
を用いてＳＯＩ層を形成する技術は、半導体基板に酸素
をイオン注入し、半導体基板内に埋め込み酸化膜を形成
するとともに、その埋め込み酸化膜を用いて素子領域を
なすＳＯＩ層を形成するようにしたものである。このも
のによれば、上記基板の貼り合わせ技術を用いたものと
異なり、膜厚を均一にすることができるという特長を有
する。
ものは、研磨によるＳＯＩ層の膜厚にばらつきが生じ、
この問題を解決するために、上記公報に示す如く、研磨
を均一に行うための複数のダミー層を設けるなどの工夫
が必要である。これに対し、上記後者のＳＩＭＯＸ基板
を用いてＳＯＩ層を形成する技術は、半導体基板に酸素
をイオン注入し、半導体基板内に埋め込み酸化膜を形成
するとともに、その埋め込み酸化膜を用いて素子領域を
なすＳＯＩ層を形成するようにしたものである。このも
のによれば、上記基板の貼り合わせ技術を用いたものと
異なり、膜厚を均一にすることができるという特長を有
する。
【０００４】このＳＩＭＯＸ基板を用いてＳＯＩ層を形
成する技術において、素子分離を行う場合には、メサ分
離法あるいはＬＯＣＯＳ分離法が用いられている。メサ
分離法を用いて構成したものを図８に、ＬＯＣＯＳ分離
法を用いて構成したものを図９に示す。
成する技術において、素子分離を行う場合には、メサ分
離法あるいはＬＯＣＯＳ分離法が用いられている。メサ
分離法を用いて構成したものを図８に、ＬＯＣＯＳ分離
法を用いて構成したものを図９に示す。
【０００５】
【発明が解決しようとする課題】メサ分離法を用いた場
合には、分離溝（トレンチ）の形成により素子領域をな
すＳＯＩ層１３が形成される。この場合、図１０に示す
ように、ＳＯＩ層１３が形成されていないフィールド部
のゲート配線１８と基板１１との間の配線容量はゲート
酸化膜１７と埋め込み酸化膜１２の直列容量となり、埋
め込み酸化膜厚１２が薄い基板を用いた場合や、製造工
程によってはフッ酸のウエットエッチング工程により埋
め込み酸化膜厚１２が薄くなってしまう場合には、容量
Ｃ1 が大きくなり高速動作には不利となる。
合には、分離溝（トレンチ）の形成により素子領域をな
すＳＯＩ層１３が形成される。この場合、図１０に示す
ように、ＳＯＩ層１３が形成されていないフィールド部
のゲート配線１８と基板１１との間の配線容量はゲート
酸化膜１７と埋め込み酸化膜１２の直列容量となり、埋
め込み酸化膜厚１２が薄い基板を用いた場合や、製造工
程によってはフッ酸のウエットエッチング工程により埋
め込み酸化膜厚１２が薄くなってしまう場合には、容量
Ｃ1 が大きくなり高速動作には不利となる。
【０００６】また、分離溝にはＳｉＯ2 等の絶縁物１６
が埋め込まれる場合がある。この場合には、そのＳｉＯ
2 により配線容量を低下することができる。しかしなが
ら、分離溝の幅が広い場合には、中央部に厚く絶縁物を
堆積することができず、図１１に示すような構造になっ
てしまうため、上記配線容量の増大という問題を解決す
ることができない。
が埋め込まれる場合がある。この場合には、そのＳｉＯ
2 により配線容量を低下することができる。しかしなが
ら、分離溝の幅が広い場合には、中央部に厚く絶縁物を
堆積することができず、図１１に示すような構造になっ
てしまうため、上記配線容量の増大という問題を解決す
ることができない。
【０００７】一方、ＬＯＣＯＳ分離法によって分離され
た場合、メサ分離法の問題は解決できるものの、通常図
９に示すようにＳＯＩ層１３の周辺部にはバ−ズビ−ク
と呼ばれる横方向に広がる酸化膜層が形成されるため、
分離幅がメサ分離法より広く必要となり集積度が悪くな
ってしまうという問題がある。本発明は上記問題に鑑み
てなされたもので、分離溝を用いて形成したＳＯＩ構造
を有する半導体装置において、分離溝の幅が広い場合で
あっても配線容量を十分低下することができるようにす
ることを目的とする。
た場合、メサ分離法の問題は解決できるものの、通常図
９に示すようにＳＯＩ層１３の周辺部にはバ−ズビ−ク
と呼ばれる横方向に広がる酸化膜層が形成されるため、
分離幅がメサ分離法より広く必要となり集積度が悪くな
ってしまうという問題がある。本発明は上記問題に鑑み
てなされたもので、分離溝を用いて形成したＳＯＩ構造
を有する半導体装置において、分離溝の幅が広い場合で
あっても配線容量を十分低下することができるようにす
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、半導体基
板（１１）の表面に、絶縁層（１２）を介して単結晶半
導体層（１３）を形成し、この単結晶半導体層に前記絶
縁層に至るまでの分離溝（１９）を形成して、前記単結
晶半導体層に前記絶縁層および前記分離溝にて絶縁分離
された素子領域（１３ａ）を形成し、この素子領域に回
路素子を形成してなる半導体装置において、前記素子領
域外のフィールド部の少なくとも前記回路素子に至る配
線（１８）下に、前記単結晶半導体層によるダミーの単
結晶半導体層（１３ｂ）を設けたことを特徴としてい
る。
するため、請求項１に記載の発明においては、半導体基
板（１１）の表面に、絶縁層（１２）を介して単結晶半
導体層（１３）を形成し、この単結晶半導体層に前記絶
縁層に至るまでの分離溝（１９）を形成して、前記単結
晶半導体層に前記絶縁層および前記分離溝にて絶縁分離
された素子領域（１３ａ）を形成し、この素子領域に回
路素子を形成してなる半導体装置において、前記素子領
域外のフィールド部の少なくとも前記回路素子に至る配
線（１８）下に、前記単結晶半導体層によるダミーの単
結晶半導体層（１３ｂ）を設けたことを特徴としてい
る。
【０００９】請求項２に記載の発明では、請求項１に記
載の発明において、前記回路素子はＭＯＳＦＥＴであっ
て、前記ダミーの単結晶半導体層の上にゲート絶縁膜を
介して前記ＭＯＳＦＥＴのゲート配線（１８）を前記配
線として形成したことを特徴としている。請求項３に記
載の発明では、請求項１又は２に記載の発明において、
前記ダミーの単結晶半導体層は、前記回路素子の動作時
に前記ダミーの単結晶半導体層の膜厚よりも幅が厚い空
乏層を得る不純物濃度を有するものであることを特徴と
している。
載の発明において、前記回路素子はＭＯＳＦＥＴであっ
て、前記ダミーの単結晶半導体層の上にゲート絶縁膜を
介して前記ＭＯＳＦＥＴのゲート配線（１８）を前記配
線として形成したことを特徴としている。請求項３に記
載の発明では、請求項１又は２に記載の発明において、
前記ダミーの単結晶半導体層は、前記回路素子の動作時
に前記ダミーの単結晶半導体層の膜厚よりも幅が厚い空
乏層を得る不純物濃度を有するものであることを特徴と
している。
【００１０】請求項４に記載の発明では、請求項１乃至
３のいずれか１つに記載の発明において、前記ダミーの
単結晶半導体層は、複数の分離溝により分割して形成さ
れたものであることを特徴としている。請求項５に記載
の発明では、請求項１乃至４のいずれか１つに記載の発
明において、前記分離溝に前記単結晶半導体層より誘電
率の小さい絶縁物（１６）が埋め込み形成されているこ
とを特徴としている。
３のいずれか１つに記載の発明において、前記ダミーの
単結晶半導体層は、複数の分離溝により分割して形成さ
れたものであることを特徴としている。請求項５に記載
の発明では、請求項１乃至４のいずれか１つに記載の発
明において、前記分離溝に前記単結晶半導体層より誘電
率の小さい絶縁物（１６）が埋め込み形成されているこ
とを特徴としている。
【００１１】請求項６に記載の発明においては、半導体
基板（１１）上に絶縁層（１２）を介して単結晶半導体
層（１３）を形成する工程と、前記単結晶半導体層に分
離溝（１９）を形成して前記単結晶半導体層を第１およ
び第２の単結晶半導体層（１３ａ，１３ｂ）に絶縁分離
する工程と、前記第２の単結晶半導体層（１３ｂ）上を
介し前記第１の単結晶半導体層に至る配線（１８）を形
成する工程と、前記第１の単結晶半導体層（１３ａ）に
前記配線を有する回路素子を形成し、前記第２の単結晶
半導体層を前記回路素子が形成されないダミーの単結晶
半導体層とする工程とを備えたことを特徴としている。
基板（１１）上に絶縁層（１２）を介して単結晶半導体
層（１３）を形成する工程と、前記単結晶半導体層に分
離溝（１９）を形成して前記単結晶半導体層を第１およ
び第２の単結晶半導体層（１３ａ，１３ｂ）に絶縁分離
する工程と、前記第２の単結晶半導体層（１３ｂ）上を
介し前記第１の単結晶半導体層に至る配線（１８）を形
成する工程と、前記第１の単結晶半導体層（１３ａ）に
前記配線を有する回路素子を形成し、前記第２の単結晶
半導体層を前記回路素子が形成されないダミーの単結晶
半導体層とする工程とを備えたことを特徴としている。
【００１２】請求項７に記載の発明では、請求項６に記
載の発明において、前記複数の分離溝を形成する工程
は、前記第２の単結晶半導体層に複数の溝を形成して、
複数に分割されたダミーの単結晶半導体層を形成する工
程を含むことを特徴としている。請求項８に記載の発明
では、請求項６又は７に記載の発明において、前記分離
溝に前記単結晶半導体層より誘電率の小さい絶縁物（１
６）を埋設する工程を有することを特徴としている。
載の発明において、前記複数の分離溝を形成する工程
は、前記第２の単結晶半導体層に複数の溝を形成して、
複数に分割されたダミーの単結晶半導体層を形成する工
程を含むことを特徴としている。請求項８に記載の発明
では、請求項６又は７に記載の発明において、前記分離
溝に前記単結晶半導体層より誘電率の小さい絶縁物（１
６）を埋設する工程を有することを特徴としている。
【００１３】請求項９に記載の発明では、請求項８に記
載の発明において、前記絶縁物を埋設する工程は、基板
全面に絶縁物を堆積する工程と、前記絶縁物をエッチバ
ックする工程とからなることを特徴としている。なお、
上記各手段のカッコ内の符号は、後述する実施例記載の
具体的手段との対応関係を示すものである。
載の発明において、前記絶縁物を埋設する工程は、基板
全面に絶縁物を堆積する工程と、前記絶縁物をエッチバ
ックする工程とからなることを特徴としている。なお、
上記各手段のカッコ内の符号は、後述する実施例記載の
具体的手段との対応関係を示すものである。
【００１４】
【発明の作用効果】請求項１に記載の発明においては、
絶縁層上に形成された単結晶半導体層に絶縁層に至るま
での分離溝が形成され、単結晶半導体層に絶縁層および
分離溝にて絶縁分離された素子領域が形成され、この素
子領域に回路素子が形成される。ここで、素子領域外の
フィールド部の少なくとも前記回路素子に至る配線下
に、単結晶半導体層によるダミーの単結晶半導体層が形
成されている。
絶縁層上に形成された単結晶半導体層に絶縁層に至るま
での分離溝が形成され、単結晶半導体層に絶縁層および
分離溝にて絶縁分離された素子領域が形成され、この素
子領域に回路素子が形成される。ここで、素子領域外の
フィールド部の少なくとも前記回路素子に至る配線下
に、単結晶半導体層によるダミーの単結晶半導体層が形
成されている。
【００１５】従って、図１０のように隣接する素子領域
間隔Ｓが広い場合には、後述する図５のようにダミーの
単結晶層が形成され、素子領域間隔Ｓはダミーの単結晶
半導体層と幅の狭い溝とで構成される。このことによっ
てフィールド部の配線はダミーの単結晶半導体層と狭い
分離溝上に形成され、ダミー層がない図１０や図１１の
場合に比べて配線容量は低減し、回路動作を高速化させ
ることができる。
間隔Ｓが広い場合には、後述する図５のようにダミーの
単結晶層が形成され、素子領域間隔Ｓはダミーの単結晶
半導体層と幅の狭い溝とで構成される。このことによっ
てフィールド部の配線はダミーの単結晶半導体層と狭い
分離溝上に形成され、ダミー層がない図１０や図１１の
場合に比べて配線容量は低減し、回路動作を高速化させ
ることができる。
【００１６】上記の回路素子としては、請求項２に記載
の発明にようにＭＯＳＦＥＴを用いることができ、ＭＯ
ＳＦＥＴのゲート配線を前記配線として、上記配線容量
低減によりＭＯＳＦＥＴの動作を高速化させることがで
きる。請求項３に記載の発明においては、ダミーの単結
晶半導体層を、その動作時に完全空乏化する不純物濃度
に設定している。従って、ＭＯＳＦＥＴ等の回路素子の
動作時に、ダミーの単結晶半導体層の容量の増大を防
ぎ、その時の配線容量の低減を図ることができる。
の発明にようにＭＯＳＦＥＴを用いることができ、ＭＯ
ＳＦＥＴのゲート配線を前記配線として、上記配線容量
低減によりＭＯＳＦＥＴの動作を高速化させることがで
きる。請求項３に記載の発明においては、ダミーの単結
晶半導体層を、その動作時に完全空乏化する不純物濃度
に設定している。従って、ＭＯＳＦＥＴ等の回路素子の
動作時に、ダミーの単結晶半導体層の容量の増大を防
ぎ、その時の配線容量の低減を図ることができる。
【００１７】また、ダミーの単結晶半導体層としては、
請求項４に記載の発明のように、複数の分離溝により分
割して形成することができる。また、請求項５に記載の
発明のように、分離溝に単結晶半導体層より誘電率の小
さい絶縁物を埋め込み形成しておくことにより、一層配
線容量の低減を図ることができる。
請求項４に記載の発明のように、複数の分離溝により分
割して形成することができる。また、請求項５に記載の
発明のように、分離溝に単結晶半導体層より誘電率の小
さい絶縁物を埋め込み形成しておくことにより、一層配
線容量の低減を図ることができる。
【００１８】上記したような半導体装置は請求項６乃至
９に記載の製造方法を用いて製造することができる。
９に記載の製造方法を用いて製造することができる。
【００１９】
【実施例】以下、本発明を図に示す実施例について説明
する。 （第１実施例）図１（ａ）は、本発明の第１実施例を示
す半導体装置の平面図であり、図１（ｂ）は図１（ａ）
のａ−ａ断面図である。
する。 （第１実施例）図１（ａ）は、本発明の第１実施例を示
す半導体装置の平面図であり、図１（ｂ）は図１（ａ）
のａ−ａ断面図である。
【００２０】図１（ｂ）において、シリコン基板１１上
には、埋め込み酸化膜１２が形成されており、この酸化
膜１２上には薄い単結晶シリコン層（ＳＯＩ層）１３が
形成されている。このＳＯＩ層１３には分離溝１９が形
成されており、この分離溝１９にＳｉＯ2 等の絶縁物１
６が埋め込まれている。この分離溝１９の形成により、
ＳＯＩ層１３は、ＭＯＳＦＥＴが形成されるＳＯＩ層１
３ａとＭＯＳＦＥＴが形成されないダミーのＳＯＩ層１
３ｂに分離される。
には、埋め込み酸化膜１２が形成されており、この酸化
膜１２上には薄い単結晶シリコン層（ＳＯＩ層）１３が
形成されている。このＳＯＩ層１３には分離溝１９が形
成されており、この分離溝１９にＳｉＯ2 等の絶縁物１
６が埋め込まれている。この分離溝１９の形成により、
ＳＯＩ層１３は、ＭＯＳＦＥＴが形成されるＳＯＩ層１
３ａとＭＯＳＦＥＴが形成されないダミーのＳＯＩ層１
３ｂに分離される。
【００２１】この分離溝１９は、図１（ａ）に示すよう
に、ＭＯＳＦＥＴを形成するＳＯＩ層１３ａの周辺部
に、それを取り囲むようにして形成されている。このＳ
ＯＩ層１３ａに形成されるＭＯＳＦＥＴのゲート配線１
８（多結晶シリコンにより形成）は、ゲート電極パッド
１０ａから延在して形成されており、このゲート配線１
８の下に、ゲート酸化膜１７を介してダミーのＳＯＩ層
１３ｂが位置している。
に、ＭＯＳＦＥＴを形成するＳＯＩ層１３ａの周辺部
に、それを取り囲むようにして形成されている。このＳ
ＯＩ層１３ａに形成されるＭＯＳＦＥＴのゲート配線１
８（多結晶シリコンにより形成）は、ゲート電極パッド
１０ａから延在して形成されており、このゲート配線１
８の下に、ゲート酸化膜１７を介してダミーのＳＯＩ層
１３ｂが位置している。
【００２２】また、ＳＯＩ層１３はＭＯＳＦＥＴ１３ａ
のチャネル領域の最大空乏層幅よりも薄く形成されてお
り、チャネル形成時にＳＯＩ層１３ａが完全に空乏化す
る厚さになっている。なお、図１（ｂ）において、２１
は層間絶縁膜、２２はソース・ドレインのＡｌ配線、１
０ｂはＭＯＳＦＥＴのソース・ドレインの電極パッドで
ある。
のチャネル領域の最大空乏層幅よりも薄く形成されてお
り、チャネル形成時にＳＯＩ層１３ａが完全に空乏化す
る厚さになっている。なお、図１（ｂ）において、２１
は層間絶縁膜、２２はソース・ドレインのＡｌ配線、１
０ｂはＭＯＳＦＥＴのソース・ドレインの電極パッドで
ある。
【００２３】なお、上記分離溝１９の幅Ｘは、半導体装
置の製造工程における最小加工寸法をＬとした場合、Ｘ
を３×Ｌ未満の値に設定している。従って、素子領域と
なる複数のＳＯＩ層１３ａ相互間の距離が３×Ｌ以上の
寸法の場合に、各ＳＯＩ層１３ａ間に分離溝１９を介し
てダミーのＳＯＩ層１３ｂを配置することができる。ま
た、本実施例においては、ＳＩＭＯＸ基板を用いている
ため、ＳＯＩ領域の膜厚が均一となっている。
置の製造工程における最小加工寸法をＬとした場合、Ｘ
を３×Ｌ未満の値に設定している。従って、素子領域と
なる複数のＳＯＩ層１３ａ相互間の距離が３×Ｌ以上の
寸法の場合に、各ＳＯＩ層１３ａ間に分離溝１９を介し
てダミーのＳＯＩ層１３ｂを配置することができる。ま
た、本実施例においては、ＳＩＭＯＸ基板を用いている
ため、ＳＯＩ領域の膜厚が均一となっている。
【００２４】上記実施例の構成によれば、素子領域とな
るＳＯＩ層１３ａ以外の領域に幅Ｘの分離溝１９を隔て
てダミーのＳＯＩ層１３ｂが形成される。従って、メサ
エッチにより分離溝幅Ｘを加工限界まで小さくでき、さ
らに素子領域間（フィ−ルド部）の膜厚を厚く保つこと
ができ、ゲート配線１８の寄生容量を低減することがで
きる。
るＳＯＩ層１３ａ以外の領域に幅Ｘの分離溝１９を隔て
てダミーのＳＯＩ層１３ｂが形成される。従って、メサ
エッチにより分離溝幅Ｘを加工限界まで小さくでき、さ
らに素子領域間（フィ−ルド部）の膜厚を厚く保つこと
ができ、ゲート配線１８の寄生容量を低減することがで
きる。
【００２５】すなわち、図２に示すように、分離溝１９
に絶縁物１６が埋め込まれた場合の配線容量をＣ2 とす
ると、Ｃ2 ＜Ｃ1 となる。さらに、動作時にはダミーの
ＳＯＩ層１３ｂは完全空乏化されるため、容量Ｃ3 はＣ
3 -1= Ｃ1 -1＋ＣD -1で表わされ、Ｃ3 ＜Ｃ1 となり容
量の増大を防ぐことができる。なお、ＣD はダミーのＳ
ＯＩ層１３ｂが完全空乏化したときの容量である。
に絶縁物１６が埋め込まれた場合の配線容量をＣ2 とす
ると、Ｃ2 ＜Ｃ1 となる。さらに、動作時にはダミーの
ＳＯＩ層１３ｂは完全空乏化されるため、容量Ｃ3 はＣ
3 -1= Ｃ1 -1＋ＣD -1で表わされ、Ｃ3 ＜Ｃ1 となり容
量の増大を防ぐことができる。なお、ＣD はダミーのＳ
ＯＩ層１３ｂが完全空乏化したときの容量である。
【００２６】以上のように本実施例によれば、ＳＩＭＯ
Ｘ基板でメサ分離を行うため集積度を向上させることが
でき、さらに配線容量を低減して高速動作を行わせるこ
とができる。次に、本実施例に示した構造のの製造方法
の一例について説明する。図３（ａ）〜図３（ｆ）は、
図１に示す半導体装置の製造方法を示す工程図である。
以下、工程順に従って説明する。 図３（ａ）参照 シリコン基板にＳＩＭＯＸ法を用いて埋め込み酸化膜１
２を形成し、この酸化膜１２上に形成されたＳＯＩ層１
３の表面に酸化膜１４と窒化膜１５を形成する。その
後、窒化膜１５を選択的にエッチングして分離溝１９を
形成する。このとき、分離溝１９の幅Ｘは、Ｌ≦Ｘ＜３
Ｌとなるように設定されている。但し、Ｌは加工限界の
寸法である。 図３（ｂ）参照 窒化膜１５をマスクとして酸化膜１４とＳＯＩ層１３を
エッチングする。 図３（ｃ）参照 全面にＳｉＯ2 等の絶縁物１６を厚く堆積する。絶縁物
としては、ＳｉＯ2 以外に例えばＳｉＮでも、あるいは
ＳｉＮとＳｉＯ2 等の積層としてもよい。ここで、堆積
する膜厚は、少なくとも絶縁膜１６を埋め込む溝の幅の
最大値の１／２以上の膜厚とする。 図３（ｄ）参照 窒化膜１５をストッパーにして絶縁物１６をエッチバッ
クする。このことによって分離溝１９を埋める絶縁物１
６が厚く残る。なお、エッチングのダメ−ジが直接ＳＯ
Ｉ層１３の表面に及ぶことはない。 図３（ｅ）参照 その後、窒化膜１５と酸化膜１４をフッ酸によるウエッ
トエッチで除去する。絶縁物１６は図３（ｄ）の段階で
厚く残されているので、フッ酸処理工程を経ても島状の
ＳＯＩ層１３の溝を埋めるのに十分な膜厚を保つことが
できる。
Ｘ基板でメサ分離を行うため集積度を向上させることが
でき、さらに配線容量を低減して高速動作を行わせるこ
とができる。次に、本実施例に示した構造のの製造方法
の一例について説明する。図３（ａ）〜図３（ｆ）は、
図１に示す半導体装置の製造方法を示す工程図である。
以下、工程順に従って説明する。 図３（ａ）参照 シリコン基板にＳＩＭＯＸ法を用いて埋め込み酸化膜１
２を形成し、この酸化膜１２上に形成されたＳＯＩ層１
３の表面に酸化膜１４と窒化膜１５を形成する。その
後、窒化膜１５を選択的にエッチングして分離溝１９を
形成する。このとき、分離溝１９の幅Ｘは、Ｌ≦Ｘ＜３
Ｌとなるように設定されている。但し、Ｌは加工限界の
寸法である。 図３（ｂ）参照 窒化膜１５をマスクとして酸化膜１４とＳＯＩ層１３を
エッチングする。 図３（ｃ）参照 全面にＳｉＯ2 等の絶縁物１６を厚く堆積する。絶縁物
としては、ＳｉＯ2 以外に例えばＳｉＮでも、あるいは
ＳｉＮとＳｉＯ2 等の積層としてもよい。ここで、堆積
する膜厚は、少なくとも絶縁膜１６を埋め込む溝の幅の
最大値の１／２以上の膜厚とする。 図３（ｄ）参照 窒化膜１５をストッパーにして絶縁物１６をエッチバッ
クする。このことによって分離溝１９を埋める絶縁物１
６が厚く残る。なお、エッチングのダメ−ジが直接ＳＯ
Ｉ層１３の表面に及ぶことはない。 図３（ｅ）参照 その後、窒化膜１５と酸化膜１４をフッ酸によるウエッ
トエッチで除去する。絶縁物１６は図３（ｄ）の段階で
厚く残されているので、フッ酸処理工程を経ても島状の
ＳＯＩ層１３の溝を埋めるのに十分な膜厚を保つことが
できる。
【００２７】ここで、エッチングの条件によっては、絶
縁膜１６がＳＯＩ層１３ａ，１３ｂの表面よりも突出し
た形状となることがあるが、この場合にはＳＯＩ層１３
ａ，１３ｂのエッジ部分における電界集中や寄生トラン
ジスタの発生を回避することができるため、突出した形
状であった方が好ましい場合もある。また、ダミ−のＳ
ＯＩ層１３ｂがフィ−ルド部上に配置されているので、
その下の埋め込み酸化膜１２はフッ酸のウエットエッチ
でエッチングされることはない。 図３（ｆ）参照 その後、通常のＭＯＳプロセスによって、ゲ−ト酸化膜
１７を形成するとともにゲート配線１８を形成し、ＳＯ
Ｉ層１３ａに、ソース・ドレイン領域を形成するとも
に、層間絶縁膜２１、Ａｌ配線２２を形成する。このよ
うにして形成された半導体装置の平面構成を図４に示
す。なお、図４のｂ−ｂ断面で示したものを図３に示し
ている。
縁膜１６がＳＯＩ層１３ａ，１３ｂの表面よりも突出し
た形状となることがあるが、この場合にはＳＯＩ層１３
ａ，１３ｂのエッジ部分における電界集中や寄生トラン
ジスタの発生を回避することができるため、突出した形
状であった方が好ましい場合もある。また、ダミ−のＳ
ＯＩ層１３ｂがフィ−ルド部上に配置されているので、
その下の埋め込み酸化膜１２はフッ酸のウエットエッチ
でエッチングされることはない。 図３（ｆ）参照 その後、通常のＭＯＳプロセスによって、ゲ−ト酸化膜
１７を形成するとともにゲート配線１８を形成し、ＳＯ
Ｉ層１３ａに、ソース・ドレイン領域を形成するとも
に、層間絶縁膜２１、Ａｌ配線２２を形成する。このよ
うにして形成された半導体装置の平面構成を図４に示
す。なお、図４のｂ−ｂ断面で示したものを図３に示し
ている。
【００２８】また、上記製造方法において、ダミーのＳ
ＯＩ層１３ｂが完全に空乏化するようにＳＯＩ層１３ａ
の不純物濃度を設定しておくか、もしくはソース・ドレ
イン形成等のイオン注入工程においてＳＯＩ層１３ｂに
はレジスト等でマスクをしておきダミーのＳＯＩ層１３
ｂにはイオン注入をしないようにすることにより、ダミ
ーのＳＯＩ層１３ｂを低不純物濃度層とすることがで
き、ダミーのＳＯＩ層１３ｂの完全空乏化を図ることが
できる。
ＯＩ層１３ｂが完全に空乏化するようにＳＯＩ層１３ａ
の不純物濃度を設定しておくか、もしくはソース・ドレ
イン形成等のイオン注入工程においてＳＯＩ層１３ｂに
はレジスト等でマスクをしておきダミーのＳＯＩ層１３
ｂにはイオン注入をしないようにすることにより、ダミ
ーのＳＯＩ層１３ｂを低不純物濃度層とすることがで
き、ダミーのＳＯＩ層１３ｂの完全空乏化を図ることが
できる。
【００２９】なお、上記製造方法において、分離溝１９
に絶縁物１６を埋め込み形成するようにしないと、図３
（ｅ）の工程でのウエットエッチにより、図１２に示す
ような形状、すなわち、ＳＯＩ層１３の上下のコーナー
部Ａが露出しその上にゲート酸化膜１７、ゲート電極１
８が形成されることになる。このような形状になると、
コーナー部Ａでの電界集中によるゲート酸化膜耐圧の劣
化や、コーナー部Ａでの寄生トランジスタによるリーク
電流の増大を招くという問題が発生する。従って、分離
溝１９に絶縁物１６を埋め込んでおくことにより、配線
の寄生容量の低減の効果に加え、上記のような問題を防
ぐことができる。 （第２実施例）図５に本発明の第２実施例を示す。
に絶縁物１６を埋め込み形成するようにしないと、図３
（ｅ）の工程でのウエットエッチにより、図１２に示す
ような形状、すなわち、ＳＯＩ層１３の上下のコーナー
部Ａが露出しその上にゲート酸化膜１７、ゲート電極１
８が形成されることになる。このような形状になると、
コーナー部Ａでの電界集中によるゲート酸化膜耐圧の劣
化や、コーナー部Ａでの寄生トランジスタによるリーク
電流の増大を招くという問題が発生する。従って、分離
溝１９に絶縁物１６を埋め込んでおくことにより、配線
の寄生容量の低減の効果に加え、上記のような問題を防
ぐことができる。 （第２実施例）図５に本発明の第２実施例を示す。
【００３０】本実施例においては、分離溝１９に絶縁物
１６が埋め込まれていない点が第１実施例と異なる。Ｓ
ＯＩ層１３ａ，１３ｂの表面及び側面にはゲート酸化膜
１７を介してゲート配線１８が形成されている。本実施
例においては、第１実施例に示した場合と比較して埋め
込まれた絶縁物１６がない分寄生容量は増加するが、従
来のメサ分離を行った構造に対してはダミーのＳＯＩ層
１３ｂが存在するため寄生容量の低減が可能となる。 （第３実施例）この第３の実施例においては、図６に示
すように、少なくともゲート配線１８の下の領域を複数
に分割したダミーのＳＯＩ層１３ｂとしている。
１６が埋め込まれていない点が第１実施例と異なる。Ｓ
ＯＩ層１３ａ，１３ｂの表面及び側面にはゲート酸化膜
１７を介してゲート配線１８が形成されている。本実施
例においては、第１実施例に示した場合と比較して埋め
込まれた絶縁物１６がない分寄生容量は増加するが、従
来のメサ分離を行った構造に対してはダミーのＳＯＩ層
１３ｂが存在するため寄生容量の低減が可能となる。 （第３実施例）この第３の実施例においては、図６に示
すように、少なくともゲート配線１８の下の領域を複数
に分割したダミーのＳＯＩ層１３ｂとしている。
【００３１】本実施例の構造においては、第１実施例に
示した構造よりもゲート配線下部の領域においてＳｉＯ
2 の領域が多くなる。従って、シリコンよりＳｉＯ2 の
方が誘電率が小さいので、第１実施例よりもゲート配線
の寄生容量をさらに低減することが可能となる。このと
き、ゲート配線下の絶縁物とダミーの層の幅はそれぞれ
Ｘであり、ＸはＬ＜Ｘ＜３Ｌの範囲に入るように設定さ
れている。
示した構造よりもゲート配線下部の領域においてＳｉＯ
2 の領域が多くなる。従って、シリコンよりＳｉＯ2 の
方が誘電率が小さいので、第１実施例よりもゲート配線
の寄生容量をさらに低減することが可能となる。このと
き、ゲート配線下の絶縁物とダミーの層の幅はそれぞれ
Ｘであり、ＸはＬ＜Ｘ＜３Ｌの範囲に入るように設定さ
れている。
【００３２】この第３実施例の製造方法を図７（ａ）〜
（ｆ）に示す。基本的には、図３に示す製造方法と同じ
であるが、図７（ａ）に示すように、将来ゲート配線１
８が形成されるフィールド部の領域のＳＯＩ層１３をＸ
の幅で複数にエッチングしておき、図７（ｆ）の段階で
複数に分割されたダミーのＳＯＩ層１３ｂを得るように
した点で図３に示すものと異なっている。
（ｆ）に示す。基本的には、図３に示す製造方法と同じ
であるが、図７（ａ）に示すように、将来ゲート配線１
８が形成されるフィールド部の領域のＳＯＩ層１３をＸ
の幅で複数にエッチングしておき、図７（ｆ）の段階で
複数に分割されたダミーのＳＯＩ層１３ｂを得るように
した点で図３に示すものと異なっている。
【００３３】なお、上記実施例においては、ＳＯＩ層１
３ａに形成する回路素子としてＭＯＳＦＥＴを用いるも
のを示したが、バイポーラトランジスタ、ダイオード等
としてもよい。また、従来技術として示した特開平５ー
１６７０５０号公報のように均等にダミー層を置く場合
は、手書きか座標計算をしてダミー層を置かなければな
らないが、本発明の平面構造（回路素子とそれを取り囲
む分離溝）であればＣＡＤによる簡単なデータ処理で容
易にパターン生成できる。
３ａに形成する回路素子としてＭＯＳＦＥＴを用いるも
のを示したが、バイポーラトランジスタ、ダイオード等
としてもよい。また、従来技術として示した特開平５ー
１６７０５０号公報のように均等にダミー層を置く場合
は、手書きか座標計算をしてダミー層を置かなければな
らないが、本発明の平面構造（回路素子とそれを取り囲
む分離溝）であればＣＡＤによる簡単なデータ処理で容
易にパターン生成できる。
【図１】本発明の第１実施例を示すもので、（ａ）は半
導体装置の平面図、（ｂ）は（ａ）のａ−ａ断面図であ
る。
導体装置の平面図、（ｂ）は（ａ）のａ−ａ断面図であ
る。
【図２】図１に示す実施例のゲート配線の容量を説明す
る図である。
る図である。
【図３】第１実施例における半導体装置を製造する製造
工程図である。
工程図である。
【図４】図３に示す製造工程により製造された半導体装
置の平面図である。
置の平面図である。
【図５】本発明の第２実施例を示す断面図である。
【図６】本発明の第３実施例を示す平面図である。
【図７】第３実施例における半導体装置を製造する製造
工程図である。
工程図である。
【図８】従来のメサ分離法によるＳＯＩ構造の半導体装
置を示す断面図である。
置を示す断面図である。
【図９】従来のＬＯＣＯＳ分離法によるＳＯＩ構造の半
導体装置を示す断面図である。
導体装置を示す断面図である。
【図１０】メサ分離法によるＳＯＩ構造の場合のゲート
配線の容量を説明する図である。
配線の容量を説明する図である。
【図１１】図１０に示す構成に対し、分離溝に絶縁膜を
埋め込んだ場合であって、分離溝の幅が広い場合に生じ
る問題を説明するための説明図である。
埋め込んだ場合であって、分離溝の幅が広い場合に生じ
る問題を説明するための説明図である。
【図１２】分離溝に絶縁物を埋め込み形成しない場合の
問題を説明するための図である。
問題を説明するための図である。
１１ シリコン基板 １２ 埋め込み酸化膜 １３ ＳＯＩ層 １３ａ ＭＯＳＦＥＴを形成するためのＳＯＩ層 １３ｂ ダミーのＳＯＩ層 １６ 埋め込み絶縁物 １７ ゲート絶縁膜 １８ ゲート配線
Claims (9)
- 【請求項１】 半導体基板の表面に、絶縁層を介して単
結晶半導体層を形成し、この単結晶半導体層に前記絶縁
層に至るまでの分離溝を形成して、前記単結晶半導体層
に前記絶縁層および前記分離溝にて絶縁分離された素子
領域を形成し、この素子領域に回路素子を形成してなる
半導体装置において、 前記素子領域外のフィールド部の少なくとも前記回路素
子に至る配線下に、前記単結晶半導体層によるダミーの
単結晶半導体層を設けたことを特徴とする半導体装置。 - 【請求項２】 前記回路素子はＭＯＳＦＥＴであって、
前記ダミーの単結晶半導体層の上にゲート絶縁膜を介し
て前記ＭＯＳＦＥＴのゲート配線を前記配線として形成
したことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ダミーの単結晶半導体層は、前記回
路素子の動作時に前記ダミーの単結晶半導体層の膜厚よ
りも幅が厚い空乏層を得る不純物濃度を有するものであ
ることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】 前記ダミーの単結晶半導体層は、複数の
分離溝により分割して形成されたものであることを特徴
とする請求項１乃至３のいずれか１つに記載の半導体装
置。 - 【請求項５】 前記分離溝に前記単結晶半導体層より誘
電率の小さい絶縁物が埋め込み形成されていることを特
徴とする請求項１乃至４のいずれか１つに記載の半導体
装置。 - 【請求項６】 半導体基板上に絶縁層を介して単結晶半
導体層を形成する工程と、 前記単結晶半導体層に分離溝を形成して前記単結晶半導
体層を第１および第２の単結晶半導体層に絶縁分離する
工程と、 前記第２の単結晶半導体層上を介し前記第１の単結晶半
導体層に至る配線を形成する工程と、 前記第１の単結晶半導体層に前記配線を有する回路素子
を形成し、前記第２の単結晶半導体層を前記回路素子が
形成されないダミーの単結晶半導体層とする工程とを備
えたことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記複数の分離溝を形成する工程は、前
記第２の単結晶半導体層に複数の溝を形成して、複数に
分割されたダミーの単結晶半導体層を形成する工程を含
むことを特徴とする請求項６に記載の半導体装置の製造
方法。 - 【請求項８】 前記分離溝に前記単結晶半導体層より誘
電率の小さい絶縁物を埋設する工程を有することを特徴
とする請求項６又は７に記載の半導体装置の製造方法。 - 【請求項９】 前記絶縁物を埋設する工程は、基板全面
に絶縁物を堆積する工程と、前記絶縁物をエッチバック
する工程とからなることを特徴とする請求項８に記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160190A JPH0832039A (ja) | 1994-07-12 | 1994-07-12 | 半導体装置およびその製造方法 |
| US08/501,187 US5663588A (en) | 1994-07-12 | 1995-07-11 | Semiconductor device having an SOI structure of mesa isolation type and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160190A JPH0832039A (ja) | 1994-07-12 | 1994-07-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832039A true JPH0832039A (ja) | 1996-02-02 |
Family
ID=15709771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6160190A Pending JPH0832039A (ja) | 1994-07-12 | 1994-07-12 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5663588A (ja) |
| JP (1) | JPH0832039A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844660A1 (en) * | 1996-11-26 | 1998-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6455894B1 (en) | 2000-04-03 | 2002-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, method of manufacturing the same and method of arranging dummy region |
| US6951794B2 (en) | 2000-09-28 | 2005-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device with spiral inductor and method for fabricating semiconductor integrated circuit device |
| KR100513813B1 (ko) * | 1998-12-24 | 2005-12-08 | 주식회사 하이닉스반도체 | 몸체 접촉 이중막 실리콘 반도체 소자 제조방법 |
| JP2014187377A (ja) * | 2014-05-23 | 2014-10-02 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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