JPH05167050A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH05167050A JPH05167050A JP32935991A JP32935991A JPH05167050A JP H05167050 A JPH05167050 A JP H05167050A JP 32935991 A JP32935991 A JP 32935991A JP 32935991 A JP32935991 A JP 32935991A JP H05167050 A JPH05167050 A JP H05167050A
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- semiconductor substrate
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Abstract
(57)【要約】
【目的】 高集積度の半導体ＩＣ等に用いられるＳＯＩ
基板の製造方法に関し、基板全面上に形成される薄膜状
の複数の島状ＳＯＩ領域の膜厚を均一化して、ＳＯＩ構
造ＩＣの特性の均一性及び歩留りを向上するを目的とす
る。 【構成】 複数の島状ＳＯＩ領域を有するＳＯＩ基板を
形成するに際し、基板１面上に分散配置される島状ＳＯ
Ｉ領域となる領域を、ダミー領域1D1 、1D2 等を含めて
基板上に均一な密度で配置するように構成する。
基板の製造方法に関し、基板全面上に形成される薄膜状
の複数の島状ＳＯＩ領域の膜厚を均一化して、ＳＯＩ構
造ＩＣの特性の均一性及び歩留りを向上するを目的とす
る。 【構成】 複数の島状ＳＯＩ領域を有するＳＯＩ基板を
形成するに際し、基板１面上に分散配置される島状ＳＯ
Ｉ領域となる領域を、ダミー領域1D1 、1D2 等を含めて
基板上に均一な密度で配置するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は高集積度の半導体ＩＣ等
に用いられるＳＯＩ(Silicon On Insulator)基板の製造
方法に関する。
に用いられるＳＯＩ(Silicon On Insulator)基板の製造
方法に関する。
【０００２】素子形成領域を絶縁膜によって半導体基板
上の他の部分から完全に分離するＳＯＩ構造は半導体素
子の高速化、高集積化を図るのに理想的な構造であり、
その開発が進められている。
上の他の部分から完全に分離するＳＯＩ構造は半導体素
子の高速化、高集積化を図るのに理想的な構造であり、
その開発が進められている。
【０００３】そして上記ＳＯＩ構造の半導体ＩＣ等を形
成する際に、半導体素子の形成される複数の島状ＳＯＩ
領域が均一の厚さを有することが素子特性の均一化を図
るために重要であり、ＳＯＩ領域となる第１の半導体基
板と支持基板となる第２の半導体基板とを均一な厚さを
有する絶縁膜を介して平行に張り合わせる技術が要望さ
れている。
成する際に、半導体素子の形成される複数の島状ＳＯＩ
領域が均一の厚さを有することが素子特性の均一化を図
るために重要であり、ＳＯＩ領域となる第１の半導体基
板と支持基板となる第２の半導体基板とを均一な厚さを
有する絶縁膜を介して平行に張り合わせる技術が要望さ
れている。
【０００４】
【従来の技術】次にＳＯＩ基板製造に際しての従来技術
の例を、図４(a) 〜(f) の工程断面図を参照して以下に
述べる。ここで半導体基板にはシリコン(Si)基板を用い
ているが、勿論他の半導体材料の基板も適用される。
の例を、図４(a) 〜(f) の工程断面図を参照して以下に
述べる。ここで半導体基板にはシリコン(Si)基板を用い
ているが、勿論他の半導体材料の基板も適用される。
【０００５】図４(a) 参照 先ず、第１のSi基板51の表面に、図示しないレジストパ
ターンをマスクにし通常の異方性ドライエッチング手段
により、その面を複数の島状領域51A 、51B 等に分割す
る深さ O.2μｍ程度の溝52を形成する。
ターンをマスクにし通常の異方性ドライエッチング手段
により、その面を複数の島状領域51A 、51B 等に分割す
る深さ O.2μｍ程度の溝52を形成する。
【０００６】図４(b) 参照 次いで、第１のＳｉ基板51の表面に 300Å程度の厚さの
熱酸化膜53を形成した後、この基板上に厚さ１μｍ程度
のCVD-SiO2膜54を堆積する。
熱酸化膜53を形成した後、この基板上に厚さ１μｍ程度
のCVD-SiO2膜54を堆積する。
【０００７】図４(c) 参照 次いで、研摩手段によりCVD-SiO2膜54を 0.5μｍ程度削
り戻してその表面54Sを平坦化する。
り戻してその表面54Sを平坦化する。
【０００８】図４(d) 参照 次いで、上記第１のSi基板51を反転し、支持基板となる
第２のSi基板55上に前記CVD-SiO2膜54を介して貼り合わ
せる。この際、例えば 800℃におけるパルス印加手段が
用いられる。
第２のSi基板55上に前記CVD-SiO2膜54を介して貼り合わ
せる。この際、例えば 800℃におけるパルス印加手段が
用いられる。
【０００９】図４(e) 参照 次いで、第１のSi基板51を裏面側から前記溝52の底面が
表出するまで研摩除去する。
表出するまで研摩除去する。
【００１０】ここで、第２のSi基板上に、前記CVD-SiO2
膜54及び熱酸化膜53によって下部及び側部が分離された
前記第１のSi基板51の前記島状領域51A 、51B 等からな
る薄膜化された島状ＳＯＩ領域 51A′、 51B′等を有す
るＳＯＩ基板が完成する。
膜54及び熱酸化膜53によって下部及び側部が分離された
前記第１のSi基板51の前記島状領域51A 、51B 等からな
る薄膜化された島状ＳＯＩ領域 51A′、 51B′等を有す
るＳＯＩ基板が完成する。
【００１１】図４(f) 参照 そして以後ＳＯＩ構造の半導体ＩＣの形成に際しては、
上記島状ＳＯＩ領域 51A′、 51B′等に、例えば通常の
ＭＯＳプロセスによりゲート酸化膜56、ゲート電極57、
ソース／ドレイン領域58、59からなるＭＯＳＦＥＴ60が
形成される。
上記島状ＳＯＩ領域 51A′、 51B′等に、例えば通常の
ＭＯＳプロセスによりゲート酸化膜56、ゲート電極57、
ソース／ドレイン領域58、59からなるＭＯＳＦＥＴ60が
形成される。
【００１２】
【発明が解決しようとする課題】上記製造方法におい
て、従来は、第１のSi基板51面に凸部状に形成される島
状領域51A 、51B 等は、半導体素子、プロセスモニタ、
位置合わせパターン等として実際に使用される島状ＳＯ
Ｉ領域 51A′、 51B′等となる部分にだけ形成されてい
た。
て、従来は、第１のSi基板51面に凸部状に形成される島
状領域51A 、51B 等は、半導体素子、プロセスモニタ、
位置合わせパターン等として実際に使用される島状ＳＯ
Ｉ領域 51A′、 51B′等となる部分にだけ形成されてい
た。
【００１３】そのため、前記半導体素子の形成領域がま
ばらであったり、素子の集積密度がチップ間でばらつい
ていると、前記CVD-SiO2膜54の平坦化研摩時に研摩圧力
が場所によって異なるようになって、充分な平坦化がで
きない。従って、このCVD-SiO2膜54を介して張り合わさ
れる第１のSi基板51と第２のSi基板55の間隔が基板全面
で均一な間隔にならないため、第１のSi基板51の薄膜化
に際して基板面に対して平行な研摩がなされず、基板全
面にわたって均一な膜厚を有する島状ＳＯＩ領域 51
A′、 51B′等を形成するのが困難になり、そのため
に、このＳＯＩ基板を用いて製造される半導体ＩＣの特
性の均一性や歩留りが劣化するという問題があった。
ばらであったり、素子の集積密度がチップ間でばらつい
ていると、前記CVD-SiO2膜54の平坦化研摩時に研摩圧力
が場所によって異なるようになって、充分な平坦化がで
きない。従って、このCVD-SiO2膜54を介して張り合わさ
れる第１のSi基板51と第２のSi基板55の間隔が基板全面
で均一な間隔にならないため、第１のSi基板51の薄膜化
に際して基板面に対して平行な研摩がなされず、基板全
面にわたって均一な膜厚を有する島状ＳＯＩ領域 51
A′、 51B′等を形成するのが困難になり、そのため
に、このＳＯＩ基板を用いて製造される半導体ＩＣの特
性の均一性や歩留りが劣化するという問題があった。
【００１４】そこで本発明は、基板全面上に形成される
薄膜状の複数の島状ＳＯＩ領域の膜厚を均一化して、Ｓ
ＯＩ構造ＩＣの特性の均一性及び歩留りを向上すること
を目的とする。
薄膜状の複数の島状ＳＯＩ領域の膜厚を均一化して、Ｓ
ＯＩ構造ＩＣの特性の均一性及び歩留りを向上すること
を目的とする。
【００１５】
【課題を解決するための手段】上記課題の解決は、第１
の半導体基板の表面に該第１の半導体基板面を複数の領
域に分割する溝を形成し、該第１の半導体基板の表面上
に絶縁膜若しくは絶縁膜を含む多層膜を形成し、該第１
の半導体基板を該絶縁膜若しくは絶縁膜を含む多層膜を
介して第２の半導体基板上に貼り合わせ、該第１の半導
体基板を裏面側から該溝の底部まで研摩除去して、該第
２の半導体基板上に該絶縁膜若しくは絶縁膜を含む多層
膜で分離された該第１の半導体基板からなる複数の島状
半導体領域を形成するＳＯＩ基板の製造方法において、
該溝で分割される複数の領域を、ダミー領域を加えて該
第１の半導体基板面にほぼ均一な密度で分散配置する本
発明によるＳＯＩ基板の製造方法、若しくは、第１の半
導体基板の表面に該表面を複数の領域に分割し底部が該
第１の半導体基板の内部に達する酸化膜を選択酸化手段
により形成し、該第１の半導体基板の表面上に絶縁膜若
しくは絶縁膜を含む多層膜を形成し、該第１の半導体基
板を該絶縁膜若しくは絶縁膜を含む多層膜を介して第２
の半導体基板上に貼り合わせ、該第１の半導体基板を裏
面側から該酸化膜の底部まで研摩除去して、該第２の半
導体基板上に該酸化膜及び該絶縁膜若しくは絶縁膜を含
む多層膜で分離された該第１の半導体基板からなる複数
の島状半導体領域を形成するＳＯＩ基板の製造方法にお
いて、該酸化膜で分割される複数の領域をダミー領域を
加えて該第１の半導体基板面にほぼ均一な密度で分散配
置する本発明によるＳＯＩ基板の製造方法によって達成
される。
の半導体基板の表面に該第１の半導体基板面を複数の領
域に分割する溝を形成し、該第１の半導体基板の表面上
に絶縁膜若しくは絶縁膜を含む多層膜を形成し、該第１
の半導体基板を該絶縁膜若しくは絶縁膜を含む多層膜を
介して第２の半導体基板上に貼り合わせ、該第１の半導
体基板を裏面側から該溝の底部まで研摩除去して、該第
２の半導体基板上に該絶縁膜若しくは絶縁膜を含む多層
膜で分離された該第１の半導体基板からなる複数の島状
半導体領域を形成するＳＯＩ基板の製造方法において、
該溝で分割される複数の領域を、ダミー領域を加えて該
第１の半導体基板面にほぼ均一な密度で分散配置する本
発明によるＳＯＩ基板の製造方法、若しくは、第１の半
導体基板の表面に該表面を複数の領域に分割し底部が該
第１の半導体基板の内部に達する酸化膜を選択酸化手段
により形成し、該第１の半導体基板の表面上に絶縁膜若
しくは絶縁膜を含む多層膜を形成し、該第１の半導体基
板を該絶縁膜若しくは絶縁膜を含む多層膜を介して第２
の半導体基板上に貼り合わせ、該第１の半導体基板を裏
面側から該酸化膜の底部まで研摩除去して、該第２の半
導体基板上に該酸化膜及び該絶縁膜若しくは絶縁膜を含
む多層膜で分離された該第１の半導体基板からなる複数
の島状半導体領域を形成するＳＯＩ基板の製造方法にお
いて、該酸化膜で分割される複数の領域をダミー領域を
加えて該第１の半導体基板面にほぼ均一な密度で分散配
置する本発明によるＳＯＩ基板の製造方法によって達成
される。
【００１６】
【作用】前記問題点の本質は、前記第１の半導体基板面
に溝を形成する際の、溝と島状領域即ち凹部と凸部の割
合に大差があったり、また凸部の基板面内分布にばらつ
きがあって、第１の半導体基板と第２の半導体基板を貼
り合わせるための絶縁膜を研摩する際の圧力が基板面内
でばらつくことにある。
に溝を形成する際の、溝と島状領域即ち凹部と凸部の割
合に大差があったり、また凸部の基板面内分布にばらつ
きがあって、第１の半導体基板と第２の半導体基板を貼
り合わせるための絶縁膜を研摩する際の圧力が基板面内
でばらつくことにある。
【００１７】そこで本発明においては、本来凸部として
形成される素子形成領域、プロセスモニタの部分、及び
位置合わせパターンの部分等に加えて、研摩の均一性を
図るための凸部状の島状のダミー領域を設ける。そして
このダミー領域を前記本来の凸部がまばらな領域に加え
ることによって、基板全面の凸部の密度及び分布を均一
化し、これによって基板面内の研摩圧力の均一化を図
り、更に凹部と凸部の割合を可能な限り１：１に近づけ
て基板面内の研摩圧力の分布を一層均一化する。
形成される素子形成領域、プロセスモニタの部分、及び
位置合わせパターンの部分等に加えて、研摩の均一性を
図るための凸部状の島状のダミー領域を設ける。そして
このダミー領域を前記本来の凸部がまばらな領域に加え
ることによって、基板全面の凸部の密度及び分布を均一
化し、これによって基板面内の研摩圧力の均一化を図
り、更に凹部と凸部の割合を可能な限り１：１に近づけ
て基板面内の研摩圧力の分布を一層均一化する。
【００１８】これによって研摩後の前記絶縁膜の表面は
充分に平坦化されるので、基板面全域に分散配置される
島状ＳＯＩ領域と支持基板間に介在する絶縁膜の厚さが
均一化され、薄膜状の島状ＳＯＩ領域の膜厚も均一化さ
れる。従ってこのＳＯＩ基板を用いて形成される半導体
ＩＣ等の歩留り及び特性の均一性は向上する。
充分に平坦化されるので、基板面全域に分散配置される
島状ＳＯＩ領域と支持基板間に介在する絶縁膜の厚さが
均一化され、薄膜状の島状ＳＯＩ領域の膜厚も均一化さ
れる。従ってこのＳＯＩ基板を用いて形成される半導体
ＩＣ等の歩留り及び特性の均一性は向上する。
【００１９】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１(a) 〜(f) は本発明の第１の実施例の工程
断面図、図２(a) 〜(g) は本発明の第２の実施例の工程
断面図、図３(a) 〜(d)は本発明の第３の実施例の工程
断面図である。全図を通じ同一対象物は同一符合で示
す。
明する。図１(a) 〜(f) は本発明の第１の実施例の工程
断面図、図２(a) 〜(g) は本発明の第２の実施例の工程
断面図、図３(a) 〜(d)は本発明の第３の実施例の工程
断面図である。全図を通じ同一対象物は同一符合で示
す。
【００２０】第１の実施例は複数の島状領域を分離する
のに溝を用いる方法である。 図１(a) 参照 即ち、先ず薄膜状のＳＯＩ領域に加工される第１のSi基
板１面に、従来通りの図示しないレジストパターンをマ
スクにしエッチング手段により深さ O.2μｍ程度の溝２
を形成し、この溝２により画定された凸部状の素子形成
領域1A、1B等を形成する。この工程において、この実施
例においては、素子形成領域1A、1B等がまばら配置され
る領域に上記凸部状の領域の配置密度が基板面内で均一
化されるように、上記素子形成領域1A、1B等と同等な高
さ及び面積を有する凸部状のダミー領域例えば1D1 、1D
2 等を、適切な場所に同時に形成する。
のに溝を用いる方法である。 図１(a) 参照 即ち、先ず薄膜状のＳＯＩ領域に加工される第１のSi基
板１面に、従来通りの図示しないレジストパターンをマ
スクにしエッチング手段により深さ O.2μｍ程度の溝２
を形成し、この溝２により画定された凸部状の素子形成
領域1A、1B等を形成する。この工程において、この実施
例においては、素子形成領域1A、1B等がまばら配置され
る領域に上記凸部状の領域の配置密度が基板面内で均一
化されるように、上記素子形成領域1A、1B等と同等な高
さ及び面積を有する凸部状のダミー領域例えば1D1 、1D
2 等を、適切な場所に同時に形成する。
【００２１】図１(b) 参照 次いで、従来同様熱酸化により、第１のSi基板１の前記
溝２の内面を含む全面に 300Å程度の熱酸化膜３を形成
した後、この基板１の溝２を有する表面上に厚さ１μｍ
程度のCVD-SiO2膜４を形成する。
溝２の内面を含む全面に 300Å程度の熱酸化膜３を形成
した後、この基板１の溝２を有する表面上に厚さ１μｍ
程度のCVD-SiO2膜４を形成する。
【００２２】図１(c) 参照 次いで、従来同様の平面研摩手段を用い、上記CVD-SiO2
膜４を 0.5μｍ削り戻してその表面を平坦化する。この
実施例においては、ダミー領域1D1 、1D2 及び素子形成
領域1A、1B等を含む基板１面の凸部領域が基板面内で均
一な密度で配置されるので、前記平面研摩に際してのCV
D-SiO2膜４面の受ける研摩圧力は基板面内で均一化さ
れ、そのために削り戻し後のCVD-SiO2膜４の表面4Sは充
分に平坦化される。
膜４を 0.5μｍ削り戻してその表面を平坦化する。この
実施例においては、ダミー領域1D1 、1D2 及び素子形成
領域1A、1B等を含む基板１面の凸部領域が基板面内で均
一な密度で配置されるので、前記平面研摩に際してのCV
D-SiO2膜４面の受ける研摩圧力は基板面内で均一化さ
れ、そのために削り戻し後のCVD-SiO2膜４の表面4Sは充
分に平坦化される。
【００２３】図１(d) 参照 次いで、従来同様に上記第１のSi基板１を反転し、支持
基板となる第２のSi基板５上に前記CVD-SiO2膜４を介し
て貼り合わせる。この際、例えば 800℃におけるパルス
印加手段が用いられる。
基板となる第２のSi基板５上に前記CVD-SiO2膜４を介し
て貼り合わせる。この際、例えば 800℃におけるパルス
印加手段が用いられる。
【００２４】この際、この実施例ではCVD-SiO2膜４の表
面が充分に平坦化せれているので、第１のSi基板１と第
２のSi基板５とは平行に貼り合わされる。 図１(e) 参照 次いで、従来同様に第１のSi基板１を裏面側から、平面
研摩手段により前記溝２の底面が表出するまで研摩除去
して薄膜化する。ここで側面及び底面が熱酸化膜３及び
CVD-SiO2膜４によって分離された厚さ2000Å程度の薄膜
状の、素子形成用島状ＳＯＩ領域1A′、1B′等及びダミ
ー島状ＳＯＩ領域 1D1′、 1D2′等が形成され、ＳＯＩ
基板が完成する。
面が充分に平坦化せれているので、第１のSi基板１と第
２のSi基板５とは平行に貼り合わされる。 図１(e) 参照 次いで、従来同様に第１のSi基板１を裏面側から、平面
研摩手段により前記溝２の底面が表出するまで研摩除去
して薄膜化する。ここで側面及び底面が熱酸化膜３及び
CVD-SiO2膜４によって分離された厚さ2000Å程度の薄膜
状の、素子形成用島状ＳＯＩ領域1A′、1B′等及びダミ
ー島状ＳＯＩ領域 1D1′、 1D2′等が形成され、ＳＯＩ
基板が完成する。
【００２５】なおこの際、この実施例においては、第１
のSi基板１と第２のSi基板５とが前記のように平行に貼
り合わされているので、第２のSi基板５を介して第１の
Si基板１に及ぼされる研摩加重は第１のSi基板１面全域
に均一に分布し、上記のように形成化された薄膜状の島
状ＳＯＩ領域は、基板面全域にわたって均一な厚さに形
成される。
のSi基板１と第２のSi基板５とが前記のように平行に貼
り合わされているので、第２のSi基板５を介して第１の
Si基板１に及ぼされる研摩加重は第１のSi基板１面全域
に均一に分布し、上記のように形成化された薄膜状の島
状ＳＯＩ領域は、基板面全域にわたって均一な厚さに形
成される。
【００２６】図１(f) 参照 以後、例えばＳＯＩ構造のＭＯＳＩＣの形成に際して
は、通常のＭＯＳプロセスによって素子形成用島状ＳＯ
Ｉ領域1A′、1B′等にゲート酸化膜６、ゲート電極７、
ソース領域８、ドレイン領域９からなるＭＯＳＦＥＴ10
が形成される。
は、通常のＭＯＳプロセスによって素子形成用島状ＳＯ
Ｉ領域1A′、1B′等にゲート酸化膜６、ゲート電極７、
ソース領域８、ドレイン領域９からなるＭＯＳＦＥＴ10
が形成される。
【００２７】次に述べる第２の実施例は、島状ＳＯＩ領
域の側面側の分離を、LOCOS 法と称する選択酸化手段に
より形成した選択酸化膜により行う方法である。 図２(a) 参照 即ち、先ず薄膜状のＳＯＩ領域に加工される第１のSi基
板１の全面に厚さ 300Å程度の熱酸化膜11を形成し、次
いでその上にCVD 法により厚さ1000Å程度の窒化Si(Si3
N4) 膜12を形成し、次いで通常のフォトリソグラフィに
よりSi3N4 膜12を選択的に除去し、上記基板１の表面上
に素子形成領域1A、1B等を覆うSi3N4 膜パターン12A 、
12B 等を形成する。なおこの工程において、本実施例に
おいては、上記Si3N4 膜パターンで覆われる島状の領域
の分布が基板面内で均一になるように、素子形成領域1
A、1B等を覆うSi3N4 膜パターン12A 、12B 等がまばら
に形成される領域には、上記Si3N4 膜パターン12A 、12
B 等と同時に、それらと同等の大きさを有するダミー領
域用Si3N4 膜パターン12D1、12D2等が形成される。
域の側面側の分離を、LOCOS 法と称する選択酸化手段に
より形成した選択酸化膜により行う方法である。 図２(a) 参照 即ち、先ず薄膜状のＳＯＩ領域に加工される第１のSi基
板１の全面に厚さ 300Å程度の熱酸化膜11を形成し、次
いでその上にCVD 法により厚さ1000Å程度の窒化Si(Si3
N4) 膜12を形成し、次いで通常のフォトリソグラフィに
よりSi3N4 膜12を選択的に除去し、上記基板１の表面上
に素子形成領域1A、1B等を覆うSi3N4 膜パターン12A 、
12B 等を形成する。なおこの工程において、本実施例に
おいては、上記Si3N4 膜パターンで覆われる島状の領域
の分布が基板面内で均一になるように、素子形成領域1
A、1B等を覆うSi3N4 膜パターン12A 、12B 等がまばら
に形成される領域には、上記Si3N4 膜パターン12A 、12
B 等と同時に、それらと同等の大きさを有するダミー領
域用Si3N4 膜パターン12D1、12D2等が形成される。
【００２８】図２(b) 参照 次いで、熱酸化を行いSi3N4 膜に覆われていない基板11
面に、底部が基板11内に達する厚さ4000〜6000Å程度の
選択酸化膜13を形成し、これにより前記選択酸化膜13で
側面側が分離画定された素子形成領域1A、1B等とダミー
領域1D1 、1D2 等が形成される。
面に、底部が基板11内に達する厚さ4000〜6000Å程度の
選択酸化膜13を形成し、これにより前記選択酸化膜13で
側面側が分離画定された素子形成領域1A、1B等とダミー
領域1D1 、1D2 等が形成される。
【００２９】図２(c) 参照 次いで、通常通りの燐酸煮沸処理等によりSi3N4 膜12及
びSi3N4 膜パターン12A 、12B 、12D1、12D2等を除去し
た後、この基板１上に厚さ１μｍ程度のCVD-SiO2膜４を
堆積する。
びSi3N4 膜パターン12A 、12B 、12D1、12D2等を除去し
た後、この基板１上に厚さ１μｍ程度のCVD-SiO2膜４を
堆積する。
【００３０】図２(d) 参照 次いで、前記実施例同様平面研摩によりCVD-SiO2膜４を
O.5μｍ程度削り戻しCVD-SiO2膜４の表面を平坦化す
る。
O.5μｍ程度削り戻しCVD-SiO2膜４の表面を平坦化す
る。
【００３１】本実施例においては前記のようにダミー領
域1D1 、1D2 等と素子形成領域1A、1B等とからなる基板
露出領域が基板面全面にわたって均一な密度で配設され
るので、これら基板露出領域を画定する選択酸化膜13か
らなる凸部状のパターンも基板１の表面上に均一に分布
する。従って、上記CVD-SiO2膜４の平面研摩に際してCV
D-SiO2膜４の受ける研摩圧力は基板１面内において均一
化され、上記削り戻しを完了したCVD-SiO2膜４の表面4S
は充分に平坦化される。
域1D1 、1D2 等と素子形成領域1A、1B等とからなる基板
露出領域が基板面全面にわたって均一な密度で配設され
るので、これら基板露出領域を画定する選択酸化膜13か
らなる凸部状のパターンも基板１の表面上に均一に分布
する。従って、上記CVD-SiO2膜４の平面研摩に際してCV
D-SiO2膜４の受ける研摩圧力は基板１面内において均一
化され、上記削り戻しを完了したCVD-SiO2膜４の表面4S
は充分に平坦化される。
【００３２】図２(e) 参照 次いで、前記実施例同様に上記第１のSi基板１を反転
し、支持基板となる第２のSi基板５上に前記CVD-SiO2膜
４を介して貼り合わせる。この際、例えば 800℃におけ
るパルス印加手段が用いられる。
し、支持基板となる第２のSi基板５上に前記CVD-SiO2膜
４を介して貼り合わせる。この際、例えば 800℃におけ
るパルス印加手段が用いられる。
【００３３】この際、この実施例でもCVD-SiO2膜４の表
面が充分に平坦化せれているので、前記実施例同様第１
のSi基板１と第２のSi基板５とは均一に且つ平行に貼り
合わされる。
面が充分に平坦化せれているので、前記実施例同様第１
のSi基板１と第２のSi基板５とは均一に且つ平行に貼り
合わされる。
【００３４】図２(f) 参照 次いで、従来同様に第１のSi基板１を裏面側から、平面
研摩手段により前記選択酸化膜13の底面が表出するまで
研摩除去して薄膜化する。ここで側面が選択酸化膜13に
より分離され、底部が熱酸化膜11及びCVD-SiO2膜４によ
り分離された及び底面が熱酸化膜３及びCVD-SiO2膜４に
よって分離された厚さ2000〜3000Å程度の薄膜状の、素
子形成用島状ＳＯＩ領域1A′、1B′等及びダミー島状Ｓ
ＯＩ領域1D1′、 1D2′等が形成され、ＳＯＩ基板が完
成する。
研摩手段により前記選択酸化膜13の底面が表出するまで
研摩除去して薄膜化する。ここで側面が選択酸化膜13に
より分離され、底部が熱酸化膜11及びCVD-SiO2膜４によ
り分離された及び底面が熱酸化膜３及びCVD-SiO2膜４に
よって分離された厚さ2000〜3000Å程度の薄膜状の、素
子形成用島状ＳＯＩ領域1A′、1B′等及びダミー島状Ｓ
ＯＩ領域1D1′、 1D2′等が形成され、ＳＯＩ基板が完
成する。
【００３５】なおこの際、この実施例においても、第１
のSi基板１と第２のSi基板５とが前記のように平行に貼
り合わされているので、第２のSi基板５を介して第１の
Si基板１に及ぼされる研摩加重は第１のSi基板１面全域
に均一に分布し、上記のように形成化された薄膜状の島
状ＳＯＩ領域は、基板面全域にわたって均一な厚さに形
成される。
のSi基板１と第２のSi基板５とが前記のように平行に貼
り合わされているので、第２のSi基板５を介して第１の
Si基板１に及ぼされる研摩加重は第１のSi基板１面全域
に均一に分布し、上記のように形成化された薄膜状の島
状ＳＯＩ領域は、基板面全域にわたって均一な厚さに形
成される。
【００３６】図２(g) 参照 以後、例えばＳＯＩ構造のＭＯＳＩＣの形成に際して
は、前記実施例同様通常のＭＯＳプロセスによって素子
形成用島状ＳＯＩ領域1A′、1B′等にゲート酸化膜６、
ゲート電極７、ソース領域８、ドレイン領域９からなる
ＭＯＳＦＥＴ10が形成される。
は、前記実施例同様通常のＭＯＳプロセスによって素子
形成用島状ＳＯＩ領域1A′、1B′等にゲート酸化膜６、
ゲート電極７、ソース領域８、ドレイン領域９からなる
ＭＯＳＦＥＴ10が形成される。
【００３７】第３の実施例は前記第１、第２の実施例に
より形成したＳＯＩ構造のＭＯＳＩＣにおいて、配線を
形成した際に前記島状のダミー領域が配線との間に浮遊
容量を持つことを避けるために行われた実施例である。
より形成したＳＯＩ構造のＭＯＳＩＣにおいて、配線を
形成した際に前記島状のダミー領域が配線との間に浮遊
容量を持つことを避けるために行われた実施例である。
【００３８】図３(a) 参照 即ち、例えば、前記第１の実施例で素子形成用島状ＳＯ
Ｉ領域1A′、1B′等及びダミー島状ＳＯＩ領域 1D1′、
1D2′等の形成を終わったＳＯＩ基板（図１(e) 参照）
の全面酸化処理を行いSiの表出面に厚さ 200Å程度の熱
酸化膜14を形成した後、このＳＯＩ基板の全面上にCVD
法により厚さ 500Å程度のSi3N4 膜15を形成し、次いで
このSi3N4 膜15に、島状ＳＯＩ領域の中のダミー島状Ｓ
ＯＩ領域1D1′、 1D2′等をのみを選択的に表出する開
口15を形成する。
Ｉ領域1A′、1B′等及びダミー島状ＳＯＩ領域 1D1′、
1D2′等の形成を終わったＳＯＩ基板（図１(e) 参照）
の全面酸化処理を行いSiの表出面に厚さ 200Å程度の熱
酸化膜14を形成した後、このＳＯＩ基板の全面上にCVD
法により厚さ 500Å程度のSi3N4 膜15を形成し、次いで
このSi3N4 膜15に、島状ＳＯＩ領域の中のダミー島状Ｓ
ＯＩ領域1D1′、 1D2′等をのみを選択的に表出する開
口15を形成する。
【００３９】図３(b) 参照 次いで、前記Si3N4 膜15をマスクにして通常の選択酸化
を行い、ダミー島状ＳＯＩ領域 1D1′、 1D2′等を完全
にSiO2化領域16に変質せしめる。
を行い、ダミー島状ＳＯＩ領域 1D1′、 1D2′等を完全
にSiO2化領域16に変質せしめる。
【００４０】図３(c) 参照 次いで、前記マスクに用いたSi3N4 膜15及びその下部の
熱酸化膜14を通常の方法により除去して、ダミー島状Ｓ
ＯＩ領域をSiO2化して基板上に延在せしめられる配線が
浮遊容量を持つことを防止したＳＯＩ基板が完成する。
熱酸化膜14を通常の方法により除去して、ダミー島状Ｓ
ＯＩ領域をSiO2化して基板上に延在せしめられる配線が
浮遊容量を持つことを防止したＳＯＩ基板が完成する。
【００４１】図３(d) 参照 以後、例えばＳＯＩ構造のＭＯＳＩＣの形成に際して
は、前記実施例同様通常のＭＯＳプロセスによって素子
形成用島状ＳＯＩ領域1A′、1B′等にゲート酸化膜６、
ゲート電極７、ソース領域８、ドレイン領域９からなる
ＭＯＳＦＥＴ10が形成される。
は、前記実施例同様通常のＭＯＳプロセスによって素子
形成用島状ＳＯＩ領域1A′、1B′等にゲート酸化膜６、
ゲート電極７、ソース領域８、ドレイン領域９からなる
ＭＯＳＦＥＴ10が形成される。
【００４２】なお、前記第１の実施例において凸部状に
形成される素子形成領域1A、1B及びダミー領域1D1 、1D
2 等と凹部状に形成される溝２との面積比率、或いは前
記第２の実施例において凸部状に形成される熱酸化膜13
と凹部状に形成される素子形成領域1A、1B及びダミー領
域1D1 、1D2 等との面積比率を１に近づける程、前記CV
D-SiO2膜４の平坦化に際しての研摩圧力及び第１のSi基
板１の研摩加重の面内分布はより一層均一化される。
形成される素子形成領域1A、1B及びダミー領域1D1 、1D
2 等と凹部状に形成される溝２との面積比率、或いは前
記第２の実施例において凸部状に形成される熱酸化膜13
と凹部状に形成される素子形成領域1A、1B及びダミー領
域1D1 、1D2 等との面積比率を１に近づける程、前記CV
D-SiO2膜４の平坦化に際しての研摩圧力及び第１のSi基
板１の研摩加重の面内分布はより一層均一化される。
【００４３】また、第１のSi基板１と第２のSi基板５を
貼り合わせる絶縁膜に例えばポリシリコンのような物質
の膜を含んだ多層構造の絶縁膜を用いることによって
も、上記研摩圧力及び研摩加重のより一層の均一化が図
れる。
貼り合わせる絶縁膜に例えばポリシリコンのような物質
の膜を含んだ多層構造の絶縁膜を用いることによって
も、上記研摩圧力及び研摩加重のより一層の均一化が図
れる。
【００４４】
【発明の効果】以上実施例により説明したように本発明
の方法によれば、ＳＯＩ層となる第１の半導体基板と、
支持基板となる第２の半導体基板を貼り合わせる絶縁膜
の厚さが基板面全域で均一化されて上記第１の半導体基
板と第２の半導体基板を平行に貼り合わすことができ、
更に、第１の半導体基板を薄膜状に研摩する際の研摩加
重も基板面内全域で均一化される。
の方法によれば、ＳＯＩ層となる第１の半導体基板と、
支持基板となる第２の半導体基板を貼り合わせる絶縁膜
の厚さが基板面全域で均一化されて上記第１の半導体基
板と第２の半導体基板を平行に貼り合わすことができ、
更に、第１の半導体基板を薄膜状に研摩する際の研摩加
重も基板面内全域で均一化される。
【００４５】そのため、基板面全域状に分散配置される
島状ＳＯＩ領域を均一な膜厚を有する薄膜状に形成する
ことができるので、そこに形成される半導体素子の特性
及び特性の均一性の向上が図れる。
島状ＳＯＩ領域を均一な膜厚を有する薄膜状に形成する
ことができるので、そこに形成される半導体素子の特性
及び特性の均一性の向上が図れる。
【００４６】従って本発明は、ＳＯＩ構造の高集積度半
導体ＩＣの性能や歩留りの向上に寄与するところが大き
い。
導体ＩＣの性能や歩留りの向上に寄与するところが大き
い。
【図１】 本発明の第１の実施例の工程断面図
【図２】 本発明の第２の実施例の工程断面図
【図３】 本発明の第３の実施例の工程断面図
【図４】 従来技術例の工程断面図
１ 第１のSi基板 1A、1B 素子形成領域 1D1 、1D2 ダミー領域 1A′、1B′ 素子形成用島状ＳＯＩ領域 1D1 ′、1D2 ′ダミー島状ＳＯＩ領域 ２ 溝 ３、11、14 熱酸化膜 ４ CVD-SiO2膜 4S CVD-SiO2膜の表面 ５ 第２のSi基板 12、15 Si3N4 膜 12A 、12B 素子形成領域用Si3N4 膜パターン 12D1、12D2 ダミー領域用Si3N4 膜パターン 13 選択酸化膜
Claims (5)
- 【請求項１】 第１の半導体基板の表面に該第１の半導
体基板面を複数の領域に分割する溝を形成し、該第１の
半導体基板の表面上に絶縁膜若しくは絶縁膜を含む多層
膜を形成し、該第１の半導体基板を該絶縁膜若しくは絶
縁膜を含む多層膜を介して第２の半導体基板上に貼り合
わせ、該第１の半導体基板を裏面側から該溝の底部まで
研摩除去して、該第２の半導体基板上に該絶縁膜若しく
は絶縁膜を含む多層膜で分離された該第１の半導体基板
からなる複数の島状半導体領域を形成するＳＯＩ基板の
製造方法において、 該溝で分割される複数の領域を、ダミー領域を加えて該
第１の半導体基板面にほぼ均一な密度で分散配置するこ
とを特徴とするＳＯＩ基板の製造方法。 - 【請求項２】 第１の半導体基板の表面に該表面を複数
の領域に分割し底部が該第１の半導体基板の内部に達す
る酸化膜を選択酸化手段により形成し、該第１の半導体
基板の表面上に絶縁膜若しくは絶縁膜を含む多層膜を形
成し、該第１の半導体基板を該絶縁膜若しくは絶縁膜を
含む多層膜を介して第２の半導体基板上に貼り合わせ、
該第１の半導体基板を裏面側から該酸化膜の底部まで研
摩除去して、該第２の半導体基板上に該酸化膜及び該絶
縁膜若しくは絶縁膜を含む多層膜で分離された該第１の
半導体基板からなる複数の島状半導体領域を形成するＳ
ＯＩ基板の製造方法において、 該酸化膜で分割される複数の領域をダミー領域を加えて
該第１の半導体基板面にほぼ均一な密度で分散配置する
ことを特徴とするＳＯＩ基板の製造方法。 - 【請求項３】 前記第１の半導体基板面の、前記溝若し
くは酸化膜と、前記溝若しくは酸化膜で分割される複数
の領域との面積の割合をほぼ等しくすることを特徴とす
る請求項１または２記載のＳＯＩ基板の製造方法。 - 【請求項４】 前記絶縁膜を含む多層膜が、該第１の半
導体基板側から酸化シリコン膜と多結晶シリコン膜が積
層された膜からなることを特徴とする請求項１または２
または３記載のＳＯＩ基板の製造方法。 - 【請求項５】 前記複数の島状半導体領域を形成した
後、前記ダミー領域を完全に酸化する工程を含むことを
特徴とする請求項１または２または３または４記載のＳ
ＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32935991A JPH05167050A (ja) | 1991-12-13 | 1991-12-13 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32935991A JPH05167050A (ja) | 1991-12-13 | 1991-12-13 | Ｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167050A true JPH05167050A (ja) | 1993-07-02 |
Family
ID=18220581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32935991A Withdrawn JPH05167050A (ja) | 1991-12-13 | 1991-12-13 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663588A (en) * | 1994-07-12 | 1997-09-02 | Nippondenso Co., Ltd. | Semiconductor device having an SOI structure of mesa isolation type and manufacturing method therefor |
| KR100286094B1 (ko) * | 1992-01-27 | 2001-04-16 | 이데이 노부유끼 | 첩합층을 가진 반도체디바이스와 그 제조방법 |
-
1991
- 1991-12-13 JP JP32935991A patent/JPH05167050A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286094B1 (ko) * | 1992-01-27 | 2001-04-16 | 이데이 노부유끼 | 첩합층을 가진 반도체디바이스와 그 제조방법 |
| US5663588A (en) * | 1994-07-12 | 1997-09-02 | Nippondenso Co., Ltd. | Semiconductor device having an SOI structure of mesa isolation type and manufacturing method therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |