JPS63314870A - 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲ−ト電界効果トランジスタおよびその製造方法Info
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- JPS63314870A JPS63314870A JP62151837A JP15183787A JPS63314870A JP S63314870 A JPS63314870 A JP S63314870A JP 62151837 A JP62151837 A JP 62151837A JP 15183787 A JP15183787 A JP 15183787A JP S63314870 A JPS63314870 A JP S63314870A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、溝を用いて形成する絶縁ゲート電界効果トラ
ンジスタおよびその製造方法に関するものである。
ンジスタおよびその製造方法に関するものである。
絶縁ゲート電界効果トランジスタは、シリコン集積回路
に広く用いられている重要なデバイスである。最近、集
積回路の高集積化、高速化に伴い。
に広く用いられている重要なデバイスである。最近、集
積回路の高集積化、高速化に伴い。
素子寸法の微細化が進み絶縁ゲート電界効果トランジス
タのゲート寸法もサブミクロン領域に入ってきている。
タのゲート寸法もサブミクロン領域に入ってきている。
しかしながらゲート寸法の縮小によりショートチャンネ
ル効果が著しく現われ、これが高集積化の際の大きな問
題点となっている。
ル効果が著しく現われ、これが高集積化の際の大きな問
題点となっている。
従来、ショートチャンネル効果を軽減するためにはソー
ス・ドレイン領域を形成する不純物層の深さを浅くする
ことが必要とされており、これを達成するため様々な方
法が試みられている。たとえば、セミコンダクター・ワ
ールド１９８６年、５７〜６５ページにイオン注入によ
る浅い接合形成と題して発表された論文においては、第
３図に示したソース・ドレインを形成する浅いｎ″″拡
散層５２を形成するための手段として１）二酸化ケイ素
膜を通してのイオン注入、２）アモルファス層を通して
のイオン注入、３）低加速電圧イオン注入が示されてい
る。
ス・ドレイン領域を形成する不純物層の深さを浅くする
ことが必要とされており、これを達成するため様々な方
法が試みられている。たとえば、セミコンダクター・ワ
ールド１９８６年、５７〜６５ページにイオン注入によ
る浅い接合形成と題して発表された論文においては、第
３図に示したソース・ドレインを形成する浅いｎ″″拡
散層５２を形成するための手段として１）二酸化ケイ素
膜を通してのイオン注入、２）アモルファス層を通して
のイオン注入、３）低加速電圧イオン注入が示されてい
る。
図中５１はシリコン基板、５３はゲート電極、５４は二
酸化ケイ素膜、５５はアルミニウム配線、５６はゲート
絶縁膜である。
酸化ケイ素膜、５５はアルミニウム配線、５６はゲート
絶縁膜である。
しかしながら、これらの対策に対しては、二酸化ケイ素
膜５４の膜厚によって注入された不純物分布にばらつき
が生じる、信頼性が確保されていない、チャンネリング
が顕著となるなどの問題点がある。その他に浅い接合自
体には、層抵抗が大きい、熱処理温度９時間が大きく制
約される、アルミニウム配線５５によるアロイスパイク
対策が必要等の問題点もある。
膜５４の膜厚によって注入された不純物分布にばらつき
が生じる、信頼性が確保されていない、チャンネリング
が顕著となるなどの問題点がある。その他に浅い接合自
体には、層抵抗が大きい、熱処理温度９時間が大きく制
約される、アルミニウム配線５５によるアロイスパイク
対策が必要等の問題点もある。
本発明の目的はこのような従来の問題点を解消し、高集
積化に適した微細な電界効果トランジスタおよびその製
造方法を提供することにある。
積化に適した微細な電界効果トランジスタおよびその製
造方法を提供することにある。
本発明の絶縁ゲート電界効果トランジスタは、第一導電
型第一半導体基板上の厚い絶縁膜中に設けた第一の溝の
一部と該第一の溝と接しかつ該第一導電型第一半導体基
板に達する第二の溝とを埋めた第一導電型第二半導体基
板と、ゲート絶縁膜を介して前記第一の溝内で前記第一
導電型第二半導体基板および前記第一の溝の側壁と底部
に接したゲート電極と、少なくとも前記第一の溝側壁お
よび前記ゲート電極に前記第一溝内で接するように形成
された第二導電型不純物層からなるドレイン領域と、少
なくとも前記第一の溝側壁および前記ゲート電極に前記
第一の溝内で接しかつ前記ドレイン領域とはゲート電極
をはさむように形成された第二導電型不純物層からなる
ソース領域とを有することを特徴としており、 又本発明の絶縁ゲート電界効果トランジスタの製造方法
は、第一導電型半導体基板上に設けた厚い第一絶縁膜中
に第一の溝を形成する工程と、前記第一絶縁膜に前記第
一の溝に接しかつ前記第一導電型半導体基板に達する第
二の溝を形成する工程と、前記第一、第二の溝内に第一
導電型半導体を形成する工程と、少なくとも前記第一の
溝の一部と前記第二の溝の表面を覆う第二絶縁膜を形成
する工程と、前記第一の溝内に設けた前記第一導電型半
導体の一部に第二導電型不純物層を形成する工程と、前
記第二導電型不純物層を分離するように前記第一の溝内
に設けた前記第一導電型半導体に前記第一溝底部に達す
る第三の溝を形成する工程と、前記第三の溝内壁にゲー
ト絶縁膜を形成する工程と、少なくとも前記第三の溝を
埋めるようにゲート電極を形成する工程と、前記ゲート
電極により分離した前記第二導電型不純物層に各々コン
タクト孔を形成する工程とを含むことを特徴としている
。
型第一半導体基板上の厚い絶縁膜中に設けた第一の溝の
一部と該第一の溝と接しかつ該第一導電型第一半導体基
板に達する第二の溝とを埋めた第一導電型第二半導体基
板と、ゲート絶縁膜を介して前記第一の溝内で前記第一
導電型第二半導体基板および前記第一の溝の側壁と底部
に接したゲート電極と、少なくとも前記第一の溝側壁お
よび前記ゲート電極に前記第一溝内で接するように形成
された第二導電型不純物層からなるドレイン領域と、少
なくとも前記第一の溝側壁および前記ゲート電極に前記
第一の溝内で接しかつ前記ドレイン領域とはゲート電極
をはさむように形成された第二導電型不純物層からなる
ソース領域とを有することを特徴としており、 又本発明の絶縁ゲート電界効果トランジスタの製造方法
は、第一導電型半導体基板上に設けた厚い第一絶縁膜中
に第一の溝を形成する工程と、前記第一絶縁膜に前記第
一の溝に接しかつ前記第一導電型半導体基板に達する第
二の溝を形成する工程と、前記第一、第二の溝内に第一
導電型半導体を形成する工程と、少なくとも前記第一の
溝の一部と前記第二の溝の表面を覆う第二絶縁膜を形成
する工程と、前記第一の溝内に設けた前記第一導電型半
導体の一部に第二導電型不純物層を形成する工程と、前
記第二導電型不純物層を分離するように前記第一の溝内
に設けた前記第一導電型半導体に前記第一溝底部に達す
る第三の溝を形成する工程と、前記第三の溝内壁にゲー
ト絶縁膜を形成する工程と、少なくとも前記第三の溝を
埋めるようにゲート電極を形成する工程と、前記ゲート
電極により分離した前記第二導電型不純物層に各々コン
タクト孔を形成する工程とを含むことを特徴としている
。
〔実施例〕
以下１本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例の構造の模式
的断面図および平面図を示したものであり、第２図（ａ
）〜（ｋ）は本発明の一実施例の製造方法を工程順に示
した模式的断面図である。
的断面図および平面図を示したものであり、第２図（ａ
）〜（ｋ）は本発明の一実施例の製造方法を工程順に示
した模式的断面図である。
第１図（ａ）〜（ｃ）において、ゲート電極５は半導体
基板３の中に埋め込まれ、半導体基板３と、ソース・ド
レイン領域であるｎ０拡散層４，４′とはゲート絶縁膜
６により絶縁分離されている。さらにゲート電極５は、
その底部および側壁の一部で二酸化ケイ素膜２と接して
いる。このためチャンネル領域は、埋め込まれたゲート
電極５の側壁に形成される。なお半導体基板３はシリコ
ン基板１に電気的に接続している０図中２．７，８．９
は二酸化ケイ素膜、１０はアルミニウム配線、１１．１
１’はコンタクトホールを示している。
基板３の中に埋め込まれ、半導体基板３と、ソース・ド
レイン領域であるｎ０拡散層４，４′とはゲート絶縁膜
６により絶縁分離されている。さらにゲート電極５は、
その底部および側壁の一部で二酸化ケイ素膜２と接して
いる。このためチャンネル領域は、埋め込まれたゲート
電極５の側壁に形成される。なお半導体基板３はシリコ
ン基板１に電気的に接続している０図中２．７，８．９
は二酸化ケイ素膜、１０はアルミニウム配線、１１．１
１’はコンタクトホールを示している。
次に第２図（ａ）〜（ｋ）により一実施例の製造方法を
説明する。なお第２図（ａ）〜Ｕ）は・第１図のＡ−Ａ
’線断面に、（ｊ）、 （ｋ）は第１図のＢ−Ｂ’線断
面に各々対応している。
説明する。なお第２図（ａ）〜Ｕ）は・第１図のＡ−Ａ
’線断面に、（ｊ）、 （ｋ）は第１図のＢ−Ｂ’線断
面に各々対応している。
まず第２図（ａ）に示すように、ｐ型シリコン単結晶基
板２１上に熱酸化法により二酸化ケイ素膜２２を形成し
、次にＣＶＤ法により多結晶シリコン２３を形成し、し
かる後素子形成領域以外をレジスト２４で被覆し、その
後前記レジスト２４をマスクとし反応性スパッタエツチ
ング法（以下ＲＩＥ法と略す）を用いて前記多結晶シリ
コン２３、前記二酸化ケイ素膜２２を順次エツチング除
去して第一の溝を形成する。
板２１上に熱酸化法により二酸化ケイ素膜２２を形成し
、次にＣＶＤ法により多結晶シリコン２３を形成し、し
かる後素子形成領域以外をレジスト２４で被覆し、その
後前記レジスト２４をマスクとし反応性スパッタエツチ
ング法（以下ＲＩＥ法と略す）を用いて前記多結晶シリ
コン２３、前記二酸化ケイ素膜２２を順次エツチング除
去して第一の溝を形成する。
前記二酸化ケイ素膜２２のエツチング深さは、所望する
トランジスタのゲート幅により決まる。
トランジスタのゲート幅により決まる。
次に、第２図（ｂ）に示すように、前記レジスト２４を
除去した後、前記第一の溝の一側壁を含む第一の溝の一
部を除いてレジスト２５で被覆し、その後前記レジスト
２５、前記多結晶シリコン２３をマスクとしてＲＩＥ法
により前記二酸化ケイ素膜２２をエツチング除去し前記
シリコン基板２１に達する第二の溝を形成する。
除去した後、前記第一の溝の一側壁を含む第一の溝の一
部を除いてレジスト２５で被覆し、その後前記レジスト
２５、前記多結晶シリコン２３をマスクとしてＲＩＥ法
により前記二酸化ケイ素膜２２をエツチング除去し前記
シリコン基板２１に達する第二の溝を形成する。
次に、第２図（ｃ）に示すように、前記レジスト２５を
除去した後、全面にレジストを塗布し、このレジストを
ＲＩＥ法を用いてエッチバックし、前記第一、第二の溝
内にのみレジスト２６を残し、次にレジスト２６をマス
クとしてＲＩＥ法を用いて前記多結晶シリコン２３を除
去する。
除去した後、全面にレジストを塗布し、このレジストを
ＲＩＥ法を用いてエッチバックし、前記第一、第二の溝
内にのみレジスト２６を残し、次にレジスト２６をマス
クとしてＲＩＥ法を用いて前記多結晶シリコン２３を除
去する。
次に、第２図（ｄ）に示すように、前記レジスト２６を
除去した後１選択エピタキシャル成長技術を用いて厚い
エピタキシャル膜２７を第二の溝底部より成長させる。
除去した後１選択エピタキシャル成長技術を用いて厚い
エピタキシャル膜２７を第二の溝底部より成長させる。
エピタキシャル膜２７の膜厚は、第一、第二の溝が完全
に埋まりさらに前記二酸化ケイ素膜２２表面上にせり出
すまで十分厚く成長しなければならない。
に埋まりさらに前記二酸化ケイ素膜２２表面上にせり出
すまで十分厚く成長しなければならない。
次に、第２図（→に示すように、前記エピタキシャル膜
２７を選択研磨技術を用いて研磨し、前記第一、第二溝
内にのみエピタキシャル膜２７′ を残し。
２７を選択研磨技術を用いて研磨し、前記第一、第二溝
内にのみエピタキシャル膜２７′ を残し。
その後エピタキシャル膜２７′にｐ型不純物を拡散し。
次に全面にＣＶＤ法により二酸化ケイ素膜２８を堆積し
、しかる後筒−溝領域の一部を除いてレジスト２９で被
覆し、そして前記レジスト２９をマスクに前記二酸化ケ
イ素膜２８をエツチング除去する。なおこの工程でエツ
チングされた二酸化ケイ素膜２８の端部がゲート電極位
置を決める。
、しかる後筒−溝領域の一部を除いてレジスト２９で被
覆し、そして前記レジスト２９をマスクに前記二酸化ケ
イ素膜２８をエツチング除去する。なおこの工程でエツ
チングされた二酸化ケイ素膜２８の端部がゲート電極位
置を決める。
次に、第２図■に示すように、前記レジスト２９を除去
した後、熱酸化法により前記エピタキシャル膜２７′
の表面に二酸化ケイ素膜３０を形成し、次にＣＶＤ法を
用いて多結晶シリコン３１、二酸化ケイ素膜３２を順次
堆積する。
した後、熱酸化法により前記エピタキシャル膜２７′
の表面に二酸化ケイ素膜３０を形成し、次にＣＶＤ法を
用いて多結晶シリコン３１、二酸化ケイ素膜３２を順次
堆積する。
次に、第２図（２）に示すように、前記多結晶シリコン
層をエツチングストッパーとして前記二酸化ケイ素膜３
２をＲＩＥ法によりエツチングし、前記二酸化ケイ素膜
２８の側壁にのみ前記二酸化ケイ素膜３２′を残し、次
に前記二酸化ケイ素ｌ９Ｉ２８．３２’をマスクにイオ
ン注入法によりエピタキシャル膜２７′の一部にｎ型不
純物を注入しｎ型不純物層３３を形成し、熱処理を行っ
て前記ｎ型不純物層３３を押し込む・ 次に、第２図（ロ）に示すように、前記二酸化ケイ素膜
３２′、前記多結晶シリコン３１を順次エツチング除去
した後、ゲート電極形成領域以外をレジスト３４で被覆
し、次に前記レジスト３４と前記二酸化ケイ素膜２８を
マスクとしＲＩＥ法により前記エピタキシャル膜２７′
をエツチング除去して第三の溝を形成する。なおレジ
スト３４をパターニングする際、下地に二酸化ケイ素膜
２８が形成しである領域はこの二酸化ケイ素膜２８もエ
ツチングマスクとなるのでこの領域を無理に被覆する必
要はない。
層をエツチングストッパーとして前記二酸化ケイ素膜３
２をＲＩＥ法によりエツチングし、前記二酸化ケイ素膜
２８の側壁にのみ前記二酸化ケイ素膜３２′を残し、次
に前記二酸化ケイ素ｌ９Ｉ２８．３２’をマスクにイオ
ン注入法によりエピタキシャル膜２７′の一部にｎ型不
純物を注入しｎ型不純物層３３を形成し、熱処理を行っ
て前記ｎ型不純物層３３を押し込む・ 次に、第２図（ロ）に示すように、前記二酸化ケイ素膜
３２′、前記多結晶シリコン３１を順次エツチング除去
した後、ゲート電極形成領域以外をレジスト３４で被覆
し、次に前記レジスト３４と前記二酸化ケイ素膜２８を
マスクとしＲＩＥ法により前記エピタキシャル膜２７′
をエツチング除去して第三の溝を形成する。なおレジ
スト３４をパターニングする際、下地に二酸化ケイ素膜
２８が形成しである領域はこの二酸化ケイ素膜２８もエ
ツチングマスクとなるのでこの領域を無理に被覆する必
要はない。
次に、第２図ωに示すように、前記レジスト３４を除去
した後熱酸化法を用いて前記第三の溝内壁にゲート酸化
膜３５を形成し、次にＣＶＤ法により高濃度ｎ型不純物
を含んだ多結晶シリコン３６を堆積し、その後ゲート電
極形状を有するレジスト３７を形成し、しかる後前記レ
ジスト３７をマスクにＲＩＥ技術を用いて前記多結晶シ
リコン３６をエツチング除去してゲート電極を形成する
。
した後熱酸化法を用いて前記第三の溝内壁にゲート酸化
膜３５を形成し、次にＣＶＤ法により高濃度ｎ型不純物
を含んだ多結晶シリコン３６を堆積し、その後ゲート電
極形状を有するレジスト３７を形成し、しかる後前記レ
ジスト３７をマスクにＲＩＥ技術を用いて前記多結晶シ
リコン３６をエツチング除去してゲート電極を形成する
。
次に、第２図（ｊ）に示すように、前記レジスト３７を
除去した後ＣＶＤ法により二酸化ケイ素膜３８を全面に
堆積し、その後コンタクトホール形成領域以外をレジス
ト３９で被覆する。なおレジスト３９をパターニングす
る際、下地に二酸化ケイ素膜２８が形成しである領域は
前記二酸化ケイ素膜２８も二酸化ケイ素膜３８と同様層
間絶縁膜として用いることができるので、コンタクト開
孔部が前記二酸化ケイ素膜上に延在してもよい。
除去した後ＣＶＤ法により二酸化ケイ素膜３８を全面に
堆積し、その後コンタクトホール形成領域以外をレジス
ト３９で被覆する。なおレジスト３９をパターニングす
る際、下地に二酸化ケイ素膜２８が形成しである領域は
前記二酸化ケイ素膜２８も二酸化ケイ素膜３８と同様層
間絶縁膜として用いることができるので、コンタクト開
孔部が前記二酸化ケイ素膜上に延在してもよい。
次に、第２図（ｋ）に示すように、レジスト３９をマス
クにＲＩＥ法を用いて前記二酸化ケイ素膜３８をエツチ
ング除去し、その後アルミニウム配線４０を形成する。
クにＲＩＥ法を用いて前記二酸化ケイ素膜３８をエツチ
ング除去し、その後アルミニウム配線４０を形成する。
なお前記二酸化ケイ素膜をエツチング除去する際、二酸
化ケイ素膜２８の段差により二酸化ケイ素膜２８の端部
には二酸化ケイ素膜３８が残るため、アルミニウム配線
４０はｎ０拡散層３３にセルファラインで接続する。
化ケイ素膜２８の段差により二酸化ケイ素膜２８の端部
には二酸化ケイ素膜３８が残るため、アルミニウム配線
４０はｎ０拡散層３３にセルファラインで接続する。
本発明によれば、ソース・ドレイン領域を形成するｎ０
拡散層３３のゲート電極多結晶シリコン３６に対する位
置すなわちｎ′″拡散層３３の横方向へのしみ込みは二
酸化ケイ素膜２８．３２’の膜厚と押し込み時間によっ
て決定される。このためｎ９拡散層３３形成後に用いる
熱処理時間を考慮して二酸化ケイ素膜２８．３２’の膜
厚を決めれば、熱処理時間に関係なく容易に浅いＣ拡散
層３３を形成できるという利点がある。その他にも、ｎ
３拡散層の深さを深くできることから層抵抗の増加を抑
えられる、アロイスパイクに対する特別な対策が必要な
い、浅い接合を形成するための特別な技術が必要ないと
いう利点もある。さらに絶縁ゲート電界効果トランジス
タの微細化がさらに進み、ｎ０拡散層を浅くするだけで
はショートチャンネル効果に対して対応しきれなくなっ
ても、本発明によればｎ＋拡散層の位置を制御すること
により、十分なチャンネル長を確保することが容易にで
きるという利点もある。
拡散層３３のゲート電極多結晶シリコン３６に対する位
置すなわちｎ′″拡散層３３の横方向へのしみ込みは二
酸化ケイ素膜２８．３２’の膜厚と押し込み時間によっ
て決定される。このためｎ９拡散層３３形成後に用いる
熱処理時間を考慮して二酸化ケイ素膜２８．３２’の膜
厚を決めれば、熱処理時間に関係なく容易に浅いＣ拡散
層３３を形成できるという利点がある。その他にも、ｎ
３拡散層の深さを深くできることから層抵抗の増加を抑
えられる、アロイスパイクに対する特別な対策が必要な
い、浅い接合を形成するための特別な技術が必要ないと
いう利点もある。さらに絶縁ゲート電界効果トランジス
タの微細化がさらに進み、ｎ０拡散層を浅くするだけで
はショートチャンネル効果に対して対応しきれなくなっ
ても、本発明によればｎ＋拡散層の位置を制御すること
により、十分なチャンネル長を確保することが容易にで
きるという利点もある。
以上述べたように本発明によれば、高集積化に適した微
細な絶縁ゲート電界効果トランジスタおよびその製造方
法を容易に得ることができる。
細な絶縁ゲート電界効果トランジスタおよびその製造方
法を容易に得ることができる。
第１図（ａ）〜（ｃ）は本発明トランジスタの一実施例
を示すもので（ａ）は（ｂ）のＢ−８’線断面図、（ｂ
）は平面図、（ｃ）は（ｂ）のＡ−Ａ’線断面図、第２
図（ａ）−（ｋ）は本発明の一実施例の製造方法を説明
するために工程順に示した模式的断面図、第３図は従来
の絶縁ゲート電界効果トランジスタの模式的断面図であ
る。 １．２１・・・シリコン基板 ２，７，８，９，２
２，２８，３０，３２．３８・・・二酸化ケイ素膜３・
・・半導体基板 ４，３３・・・ｎゝ拡散層５・
・・ゲート電極 ６，３５・・・ゲート絶縁膜１
０．１０’ 、４０・・・アルミニウム配線 ２３，
３１．３６・・・多結晶シリコン１１．１１’・・・コ
ンタクトホール ２４，２５，２６，２９，３４
，３７，３９・・・レジスト２７．２７’・・・エビタ
キシャノ一漠（（１，） （ｂ） （Ｃ） 第２図 （ｄ、） （ｆ） 第２図 （Ａ、） 第２図 ２′ 第２図
を示すもので（ａ）は（ｂ）のＢ−８’線断面図、（ｂ
）は平面図、（ｃ）は（ｂ）のＡ−Ａ’線断面図、第２
図（ａ）−（ｋ）は本発明の一実施例の製造方法を説明
するために工程順に示した模式的断面図、第３図は従来
の絶縁ゲート電界効果トランジスタの模式的断面図であ
る。 １．２１・・・シリコン基板 ２，７，８，９，２
２，２８，３０，３２．３８・・・二酸化ケイ素膜３・
・・半導体基板 ４，３３・・・ｎゝ拡散層５・
・・ゲート電極 ６，３５・・・ゲート絶縁膜１
０．１０’ 、４０・・・アルミニウム配線 ２３，
３１．３６・・・多結晶シリコン１１．１１’・・・コ
ンタクトホール ２４，２５，２６，２９，３４
，３７，３９・・・レジスト２７．２７’・・・エビタ
キシャノ一漠（（１，） （ｂ） （Ｃ） 第２図 （ｄ、） （ｆ） 第２図 （Ａ、） 第２図 ２′ 第２図
Claims (2)
- （１）第一導電型第一半導体基板上の厚い絶縁膜中に設
けた第一の溝の一部と該第一の溝と接しかつ該第一導電
型第一半導体基板に達する第二の溝とを埋めた第一導電
型第二半導体基板と、ゲート絶縁膜を介して前記第一の
溝内で前記第一導電型第二半導体基板および前記第一の
溝の側壁と底部に接したゲート電極と、少なくとも前記
第一の溝側壁および前記ゲート電極に前記第一溝内で接
するように形成された第二導電型不純物層からなるドレ
イン領域と、少なくとも前記第一の溝側壁および前記ゲ
ート電極に前記第一の溝内で接しかつ前記ドレイン領域
とはゲート電極をはさむように形成された第二導電型不
純物層からなるソース領域とを含むことを特徴とする絶
縁ゲート電界効果トランジスタ。 - （２）第一導電型半導体基板上に設けた厚い第一絶縁膜
中に第一の溝を形成する工程と、前記第一絶縁膜に前記
第一の溝に接しかつ前記第一導電型半導体基板に達する
第二の溝を形成する工程と、前記第一、第二の溝内に第
一導電型半導体を形成する工程と、少なくとも前記第一
の溝の一部と前記第二の溝の表面を覆う第二絶縁膜を形
成する工程と、前記第一の溝内に設けた前記第一導電型
半導体の一部に第二導電型不純物層を形成する工程と、
前記第二導電型不純物層を分離するように前記第一の溝
内に設けた前記第一導電型半導体に前記第一溝底部に達
する第三の溝を形成する工程と、前記第三の溝内壁にゲ
ート絶縁膜を形成する工程と、少なくとも前記第三の溝
を埋めるようにゲート電極を形成する工程と、前記ゲー
ト電極により分離した前記第二導電型不純物層に各々コ
ンタクト孔を形成する工程とを含むことを特徴とする絶
縁ゲート電界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151837A JPS63314870A (ja) | 1987-06-17 | 1987-06-17 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
| EP88109529A EP0295643B1 (en) | 1987-06-17 | 1988-06-15 | Field effect transistor with short channel length and process of fabrication thereof |
| DE8888109529T DE3874422T2 (de) | 1987-06-17 | 1988-06-15 | Feldeffekttransistor mit kurzer kanallaenge und verfahren zu dessen herstellung. |
| US07/207,837 US4876581A (en) | 1987-06-17 | 1988-06-17 | Field effect transistor with short channel length and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151837A JPS63314870A (ja) | 1987-06-17 | 1987-06-17 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63314870A true JPS63314870A (ja) | 1988-12-22 |
| JPH0583196B2 JPH0583196B2 (ja) | 1993-11-25 |
Family
ID=15527382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151837A Granted JPS63314870A (ja) | 1987-06-17 | 1987-06-17 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4876581A (ja) |
| EP (1) | EP0295643B1 (ja) |
| JP (1) | JPS63314870A (ja) |
| DE (1) | DE3874422T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525536A (en) * | 1991-12-26 | 1996-06-11 | Rohm Co., Ltd. | Method for producing SOI substrate and semiconductor device using the same |
| US5308997A (en) * | 1992-06-22 | 1994-05-03 | Motorola, Inc. | Self-aligned thin film transistor |
| US6399989B1 (en) | 1999-08-03 | 2002-06-04 | Bae Systems Information And Electronic Systems Integration Inc. | Radiation hardened silicon-on-insulator (SOI) transistor having a body contact |
| US6716728B2 (en) | 1999-08-03 | 2004-04-06 | Bae Systems Information And Electronic Systems Integration, Inc. | Radiation hardened silicon-on-insulator (SOI) transistor having a body contact |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0077737A3 (en) * | 1981-10-19 | 1984-11-07 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Low capacitance field effect transistor |
| JPH0682837B2 (ja) * | 1982-09-16 | 1994-10-19 | 財団法人半導体研究振興会 | 半導体集積回路 |
| JPS59175161A (ja) * | 1983-03-25 | 1984-10-03 | Hitachi Ltd | 絶縁ゲ−ト半導体装置とその製造方法 |
| FR2561822B1 (fr) * | 1984-03-23 | 1986-06-27 | Thomson Csf | Dispositif semi-conducteur a effet de champ a faible tension de dechet |
-
1987
- 1987-06-17 JP JP62151837A patent/JPS63314870A/ja active Granted
-
1988
- 1988-06-15 DE DE8888109529T patent/DE3874422T2/de not_active Expired - Fee Related
- 1988-06-15 EP EP88109529A patent/EP0295643B1/en not_active Expired - Lifetime
- 1988-06-17 US US07/207,837 patent/US4876581A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0295643A2 (en) | 1988-12-21 |
| EP0295643B1 (en) | 1992-09-09 |
| JPH0583196B2 (ja) | 1993-11-25 |
| US4876581A (en) | 1989-10-24 |
| DE3874422D1 (de) | 1992-10-15 |
| EP0295643A3 (en) | 1989-08-23 |
| DE3874422T2 (de) | 1993-04-08 |
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