KR100366740B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100366740B1 KR10-1999-0014570A KR19990014570A KR100366740B1 KR 100366740 B1 KR100366740 B1 KR 100366740B1 KR 19990014570 A KR19990014570 A KR 19990014570A KR 100366740 B1 KR100366740 B1 KR 100366740B1
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이이누마도시히꼬
미야노기요따까
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가부시끼가이샤 도시바
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    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D41/00—Regeneration of the filtering material or filter elements outside the filter for liquid or gaseous fluids
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Abstract

미세화를 진행하여도 단(短)채널 효과를 효과적으로 억제할 수 있는 MOS 트랜지스터를 실현하는 것을 목적으로 한다.
MOS 트랜지스터의 채널 영역 하부의 실리콘 기판(1) 중에 공동(9)을 설치한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 MOS 트랜지스터의 단(短)채널 효과의 억제를 꾀한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 컴퓨터나 통신 기기의 중요 부분에는 다수의 트랜지스터나 저항 등을 전기 회로를 달성하도록 연결시켜, 1칩 상에 집적화하여 형성한 대규모 집적 회로(LSI)가 다수 이용되고 있다.
이 때문에, 기기 전체의 성능은 LSI 단체(單體)의 성능과 크게 관련되어 있다. LSI 단체의 성능 향상은 소자의 미세화에 의해 실현할 수 있다. 예를 들면 MOS 트랜지스터라면, 그 치수를 축소함으로써 고속화, 저소비 전력화, 고집적화를 가능하게 하였다.
그러나, 소자의 치수를 축소함에 따르는 여러가지 문제도 발생하고 있다. 예를 들면, 채널 길이를 짧게하는 것은 채널 저항을 낮추는 효과가 있는 한편, 단채널 효과라는 문제를 초래한다.
이 단채널 효과의 억제에 대해서는, 소스/드레인의 접합 깊이를 얕게할 것, 특히 전원 전압이 낮은 경우에 있어서는 게이트 전극의 가까운 위치에 얕은 고 불순물 농도를 형성할 것, 바꿔 말하면 LLP 구조에 있어서 그 얕은 저 불순물 농도의 확산층을 얕은 고 불순물 농도의 확산층으로 변환하는 것이 효과적이라는 것을 알 수 있다. 이 고 불순물 농도의 확산층은 통상 익스텐션(Extension)층이라 불려지고 있다. 또는 채널 영역의 바로 밑 영역의 불순물 농도를 높게함으로써(펀치스루 방지층을 형성함으로써) 펀치스루 현상을 억제하는 효과가 있다.
단, 어떤 방법도 치수가 작아질수록(미세화가 진행될수록), 매우 급격한 프로파일을 형성하는 일, 즉 고 불순물 농도로 매우 얕은 익스텐션층을 형성하는 일이나, 매우 얕은 채널 영역의 하부에 펀치스루 방지층을 형성하는 일 등이 곤란해지고 있다.
또한, 소자 치수를 축소함으로써, 상대적으로 각종 기생 성분의 비율은 커지게 된다. 예를 들면, 소스/드레인의 접합 용량은 동작 속도에 영향을 끼치는 정도의 비율이 되어 버린다.
이 해결책의 하나로서, 매우 얇은 SOI 기판을 사용하여 접합 밑면을 SOI 기판의 매립 산화막에 접촉시킴으로써, 그 접합 용량을 없애는 방법이 시도되고 있다.
그러나, 이 방법은 SOI 기판의 가격이 높아, 비용이 많이든다는 문제 외에, 소자 동작 영역이 매립 산화막 상에 있기 때문에, 소자 동작에 의해 발생한 캐리어가 축적되어 버리는, 소위 기판 축적 효과가 발생하기 때문에, 소자를 안정하게 동작시키는 일이 곤란해진다고 하는 문제가 있었다.
상술한 바와 같이, MOS 트랜지스터의 단채널 효과를 억제하기 위하여, 익스텐션층이나 펀치스루 방지층의 도입이 제안되어 있지만, 미세화가 진행하면 MOS 트랜지스터의 단채널 효과를 억제하기가 곤란해진다고 하는 문제가 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 미세화를 진행하여도 전계 효과 트랜지스터의 단채널 효과를 효과적으로 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 관한 반도체 장치는 반도체 기판과, 이 반도체 기판에 형성된 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터의 형성 영역 밑의 상기 반도체 기판 중에 형성된 공동을 구비하고 있는 것을 특징으로 한다.
여기에서, 상기 공동의 내면은 절연막으로 피복되어 있는 것이 바람직하다. 또한, 상기 공동 대신에 상기 반도체 기판을 구성하는 반도체 원소와는 다르며, 또 상기 전계 효과 트랜지스터의 형성 영역 하부에서의 공핍층의 연장을 억제하는 반도체 영역을 형성해도 좋다.
또한, 본 발명에 관한 다른 반도체 장치는 반도체 기판과, 이 반도체 기판의 평탄부에 형성된 횡형(橫型)의 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터의 형성 영역 하부의 상기 반도체 기판 중에 형성된 절연물을 구비하고 있는 것을 특징으로 한다.
여기에서 상기 공동, 반도체층 또는 상기 절연물은, 상기 전계 효과 트랜지스터의 채널 영역 하부의 상기 반도체 기판 중에 형성되어 있는 것이 바람직하다.
또한, 상기 공동, 반도체층 또는 상기 절연물은, 상기 전계 효과 트랜지스터의 소스 영역 및 드레인 영역 하부의 상기 반도체 기판 중에 형성되어 있는 것이 바람직하다.
또한, 상기 공동, 반도체층 또는 상기 절연물은, 채널 영역, 소스 영역 및 드레인 영역 하부의 상기 실리콘 기판 중에 형성되어 있는 것이 더 바람직하다.
또한, 상기 전계 효과 트랜지스터는 예를 들면 MOS 트랜지스터나 MESFET이다.
또한, 공동이나 반도체층의 경우에는, 전계 효과 트랜지스터는 기판 표면의 평탄부 또는 볼록부의 어느쪽에 형성되어 있어도 좋다.
본 발명에 관한 반도체 장치의 제조 방법은, 반도체 기판의 표면에 홈을 형성하는 공정과, 감압하에서의 열처리에 의해 상기 홈의 개구부를 덮어서 공동을 형성하는 공정과, 상기 공동을 포함하는 영역 상에 전계 효과 트랜지스터를 형성하는 공정을 갖는 것을 특징으로 한다.
여기에서, 상기 감압하에서의 열처리는, 비산화성 분위기 중에서 행하는 것이 바람직하다. 비산화성 분위기는 예를 들면 수소 분위기이다.
본 발명에 관한 반도체 장치의 제조 방법은, 반도체 기판의 표면에 홈을 형성하는 공정과, 상기 홈의 내부를 그 도중의 깊이까지 절연물로 매립하는 공정과, 상기 홈 내부의 나머지 부분을 반도체로 매립하는 공정과, 상기 절연물을 포함하는 영역 상에 횡형(橫型)의 전계 효과 트랜지스터를 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명에 따르면, 소스와 드레인으로부터의 공핍층의 연장은 공동, 반도체층 또는 절연물이 있는 곳에서 멈추기 때문에, 채널 영역에 있어서의 공핍층의 확장을 방지할 수 있게 된다. 따라서, 본 발명에 따르면 미세화를 진행하여도 전계 효과 트랜지스터의 단채널 효과를 효과적으로 억제할 수 있게 된다.
또한, 공동, 반도체층 또는 절연물을 전계 효과 트랜지스터의 소스 영역 및 드레인 영역 하부의 반도체 기판 중에 형성한 경우에는, SOI 기판을 이용한 경우와는 달리, 코스트의 증가나 기판 축적 효과를 초래하는 일 없이, 소스/드레인의 접합 용량을 충분히 작게할 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 MOS 트랜지스터를 도시한 평면도 및 단면도.
도 2는 도 1의 MOS 트랜지스터 형성 방법의 전반부를 도시한 공정 단면도.
도 3은 도 1의 MOS 트랜지스터 형성 방법의 중반부를 도시한 공정 단면도.
도 4는 도 1의 MOS 트랜지스터 형성 방법의 후반부를 도시한 공정 단면도.
도 5는 홈의 에스팩트비의 차이에 따른 공동의 형성 방법의 차이를 도시한 단면도.
도 6은 공동의 형상, 사이즈의 제어 방법을 설명하기 위한 공정 단면도.
도 7은 봉 형상 공동의 형성 방법을 설명하기 위한 평면도 및 단면도.
도 8은 도 6의 봉 형상의 공동을 이용한 MOS 트랜지스터를 도시한 평면도 및 단면도.
도 9는 도 1의 MOS 트랜지스터의 변형예를 도시한 평면도 및 단면도.
도 10은 도 9의 MOS 트랜지스터의 형성 방법을 도시한 공정 단면도.
도 11은 공동의 위치 맞춤 방법을 설명하기 위한 공정 단면도.
도 12는 공동의 다른 위치 맞춤 방법을 설명하기 위한 공정 단면도.
도 13은 본 발명의 제2 실시 형태에 관한 MOS 트랜지스터를 도시한 평면도 및 단면도.
도 14는 제2 실시 형태의 MOS 트랜지스터의 형성 방법을 도시한 공정 단면도.
도 15는 제3 실시 형태의 MOS 트랜지스터의 형성 방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리막
3, 13 : 열산화막
4 : 실리콘 산화막
5 : 게이트 절연막
6 : 게이트 전극
7 : 소스 확산층
8 : 드레인 확산층
9 : 공동
10 : 열산화막
11 : 포토 레지스트 패턴
12, 12a : 홈
12' : 홈(맞춤 마크)
14 : 실리콘 질화막
15 : 포토 레지스트 패턴
16 : 열산화막
17 : 불순물 이온
18 : MOS 트랜지스터 형성 영역
19 : 절연막 마스크
19a : 마크
20 : 아모르퍼스 실리콘막
21 : 절연막(절연물)
22 : 아모르퍼스 실리콘막
이하, 도면을 참조하면서 본 발명의 실시 형태(이하, 실시 형태라 한다)를 설명한다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 관한 MOS 트랜지스터의 평면도 및 단면도로서, (a)는 평면도, (b)는 동 평면도의 L-L'선의 단면도(채널 길이 방향의 단면도), (c)는 동 평면도의 W-W'선의 단면도(채널 역방향의 단면도)를 각각 도시하고 있다.
도면 중에서 참조 번호 1은 실리콘 기판을 나타내고 있고, 이 실리콘 기판(1)의 표면에는 소자 분리(STI)를 위한 얕은 소자 분리 홈(2)이 형성되어 있다. 이 소자 분리 홈(2)의 내부는 열산화막(3)을 통하여 실리콘 산화막(4)으로 매립되어 있다.
소자 분리 홈(2)에 의해 규정된 MOS 트랜지스터 형성 영역(18)의 실리콘 기판(1) 상에는 게이트 절연막(5)을 통하여 게이트 전극(6)이 형성되어 있다. 게이트 전극(6)은 예를 들면 다결정 실리콘막으로 형성된 것이다. 또한, 게이트 전극(6)의 양측에는 소스 확산층(7) 및 드레인 확산층(8)이 각각 형성되어 있다.
그리고, MOS 트랜지스터의 채널 영역 하부, 소스 확산층(7) 하부 및 드레인 확산층(8) 하부의 실리콘 기판(1)의 내부에는 공동(9)이 형성되고, 이 공동(9)의 내부는 열산화막(10)으로 피복되어 있다.
본 실시 형태에 따르면, 소스 확산층(7)과 드레인 확산층(8)으로부터의 공핍층의 연장은 공동(9)의 위치에서 멈추기 때문에, 채널 영역에서의 공핍층의 확장을 방지할 수 있게 된다. 따라서, 본 실시 형태에 따르면, MOS 트랜지스터의 미세화를 진행하여도 단채널 효과를 효과적으로 억제할 수 있게 된다.
또한, 본 실시 형태에 따르면, 공동(9)이 소스 확산층(7) 및 드레인 확산층(8)의 하부에 형성되어 있기 때문에 접합 용량을 충분히 낮출 수 있다. 여기에서, SOI 기판을 이용한 경우와는 달리, MOS 트랜지스터는 공동(9)에 의해 부분적으로 실리콘 기판(1)과 절연되어 있을 뿐이므로, 소자 동작에 의해 발생한 캐리어가 축적되어 버리는 기판 축적 효과가 없어, 안정된 소자 동작이 얻어진다. 또한, 고가의 기판인 SOI 기판을 이용하지 않고도 충분하기 때문에, 당연히 코스트 증가의 문제는 없다.
다음에 본 실시 형태의 MOS 트랜지스터의 형성 방법에 대하여 설명한다. 도 2∼도 4는 그 형성 방법을 나타내는 공정 단면도이다.
먼저, 도 2의 (a)에 도시한 바와 같이, 실리콘 기판(1) 상에 포토 레지스트 패턴(11)을 형성하고, 이 포토 레지스트 패턴(11)을 마스크로 하여 실리콘 기판(1)을 이방성 에칭, 예를 들면 RIE법으로 패터닝하여 홈(12)을 형성한다. 그 후, 포토 레지스트 패턴(11)을 탄화하여 박리한다.
다음에 도 2의 (b)에 도시한 바와 같이, 감압하에서의 비산화성 분위기, 예를 들면 10Torr, 1000℃의 100％ 수소 분위기 중에서 고온 어닐을 행함으로써, 홈(12)의 개구부를 덮어 공동(9)을 형성한다.
다음에, 전면에 두께 100㎚의 아모르퍼스 실리콘막(도시하지 않음)을 형성한 후, 환원성 분위기 중에서, 감압하에서 예를 들면 10Torr에서 1100℃ 이상의 고온 열처리를 행한다. 이 때의 아모르퍼스 실리콘막은 기판 표면의 평탄화를 용이하게 행할 수 있도록 하기 위한 것이기 때문에, 그 막두께는 용이하게 고상 성장(固相 成長)을 행할 수 있는 정도의 것이면 된다.
또, 아모르퍼스 실리콘막이 없어도 기판 표면의 평탄화는 가능하지만, 결정화할 수 있을 정도의 아모르퍼스 실리콘막을 미리 퇴적하여 둠으로써, 기판 표면의 평탄화 공정을 단시간에 끝낼 수 있게 된다.
단, 아모르퍼스 실리콘막을 이용하지 않고 기판 표면을 평탄화하는 경우에는, 기판 표면 실리콘의 마이그레이션(실리콘의 재구성)에 의해 평탄화가 진행되기 때문에, 아모르퍼스 실리콘막을 이용한 경우보다도, 즉 고상 성장에 의한 평탄화의 경우보다도 기판 표면의 결정성을 개선할 수 있다는 효과를 얻을 수 있다.
상기 열산화에 의해, 아모르퍼스 실리콘막은 고상 성장에 의해 기판측으로부터 에피텍셜 성장하여, 단결정의 실리콘막으로 되어 실리콘 기판(1)으로 일체화한다. 그리고 활성인 기판 표면의 실리콘 원자는 도 2의 (c)에 도시한 바와 같이, 기판 표면이 평탄화되도록 표면 확산에 의해 마이그레이션한다. 이 때의 마이그레이션에 의해, 즉 기판 표면의 실리콘의 재구성에 의해, 기판 표면의 결정성은 더욱 개선된다. 또한, 기판 표면을 평탄화하는 다른 방법으로는, 예를 들면 CMP법을 이용하여 도 2의 (b)의 실리콘 기판(1)의 표면을 연마하여 평탄화하는 방법이 있다.
다음에 도 2의 (d)에 도시한 바와 같이, 실리콘 기판(1)의 표면을 열산화하여 열산화막(13)을 형성한 후, CVD법을 이용하여 열산화막(13) 상에 실리콘 질화막(14)을 형성한다.
다음에, 도 3의 (e)에 도시한 바와 같이, 실리콘 질화막(14) 상에 포토 레지스트 패턴(15)을 형성한 후, 이 포토 레지스트 패턴(15)을 마스크로 하여 실리콘 질화막(14), 열산화막(13), 실리콘 기판(1)을 이방성 에칭, 예를 들면 RIE를 이용하여 패터닝함으로써, 소자 분리 홈(2)을 형성한다. 그 후, 포토 레지스트 패턴(15)을 탄화하여 박리한다.
다음에, 도 3의 (f)에 도시한 바와 같이, 노출되어 있는 소자 분리 홈(2)의 표면을 950℃, 30분, 드라이 산화 분위기 중에서 열산화하여 열산화막(3)을 형성한다. 이 때, 공동(9)의 내면도 동시에 산화되기 때문에, 공동(9)의 내면에는 열산화막(10)이 형성된다. 이와 같은 열산화막(10)을 형성함으로써, 소스 확산층(7)과 드레인 확산층(8)으로부터의 공핍층의 연장이 효과적으로 억제되어, 이들 공핍층이 확장되는 결점을 확실하게 방지할 수 있게 된다.
그 후, CVD법을 이용하여 실리콘 산화막(4)을 전면(全面)에 퇴적하고, 소자 분리막(2)을 매립한다.
다음에 도 3의 (g)에 도시한 바와 같이, CMP법을 이용하여 실리콘 산화막(4)을 실리콘 질화막(13)의 표면이 노출될 때까지 연마한다.
다음에, 도 3의 (h)에 도시한 바와 같이, 뜨거운 H3PO4용액을 이용하여 실리콘 질화막(14)을 선택적으로 제거한다.
다음에, 도 4의 (i)에 도시한 바와 같이, 희(希) HF 용액을 이용하여 열산화막(13) 및 소자 분리 홈(2)의 외부의 실리콘 산화막(4)을 제거한다. 이 때, 소자 분리 홈(2)의 상부 에지부의 열산화막(3)이 다소 제거되어, 소자 분리 홈(2)의 상부 에지부의 실리콘 기판(1)의 표면이 노출된다.
다음에, 도 4의 (j)에 도시한 바와 같이, 노출된 실리콘 기판(1)의 표면을 열산화하여, 예를 들면 두께 10㎚의 열산화막(16)을 형성한 후, 임계치 전압의 조정을 행하기 위하여, 열산화막(16)을 통하여 실리콘 기판(1)의 표면에 불순물 이온(17)을 주입한다. 이 후, 도 4의 (k)에 도시한 바와 같이, 열산화막(16)을 제거한다.
다음에, 도 4의 (l)에 도시한 바와 같이, 예를 들면 900℃, HCl 분위기 중에 실리콘 기판(1)을 노출시킴으로써, 게이트 절연막(5)을 형성한다. 이 때, 게이트 절연막(5)은 MOS 트랜지스터 형성 영역 상부 뿐만 아니라, 소자 분리 홈(2)의 상부 에지부 상에도 형성된다. 그 결과, 소자 분리 홈(2) 내에는 실리콘의 노출면은 존재하지 않게 된다.
다음에, 도 4의 (l)에 도시한 바와 같이, 전면에 게이트 전극(6)이 되는 예를 들면 폴리실리콘막을 형성한 후, 이 폴리실리콘막을 패터닝하여 게이트 전극(6)을 형성한다. 여기에서는, 폴리실리콘 게이트 전극을 형성하였지만, 예를 들면 폴리메탈 게이트 전극이나 메탈 게이트 전극 등의 다른 구조의 게이트 전극을 형성하여도 된다.
마지막으로, 도 4의 (l)에 도시한 바와 같이, 게이트 전극(6)을 마스크로 하여 실리콘 기판(1)의 표면에 불순물 이온을 주입한 후, 어닐을 행함으로써 소스 확산층(7), 드레인 확산층(8)을 자기 정합적으로 형성하여 MOS 트랜지스터가 완성된다.
다음에 상술한 감압하에서의 고온 어닐에 의한 공동(9)의 형성 방법에 대하여 보다 상세히 설명한다. 도 5는 홈의 에스팩트비의 차이에 따른 공동의 형성 방법의 차이를 도시한 단면도이고, 구체적으로 에스팩트비(AR)가 다른 홈(12)에 대하여 1000℃, 10Torr(감압하에서), 수소 분위기 중에서 10분간의 열처리(고온 어닐)을 행한 결과를 나타내고 있고, 도 5의 (a)는 AR = 1, 도 5의 (b)는 AR = 5, 도 5의 (c)는 AR = 10의 결과를 나타내고 있다.
도 5의 (a)에서, 에스팩트비가 작을 경우에는, 공동(9)을 형성할 수 없음을 알 수 있다.
또한, 도 5의 (b)에서, 에스팩트비(5)가 5 이상인 경우에는 홈(12)의 기저부에서 구형(球形)에 가까운 형태로 분리된 공동(9)을 형성할 수 있음을 알 수 있다.
또한, 도 5의 (c)에서, 에스팩트비를 더욱 크게 한 경우에는 홈(12)의 기저부에서 등간격으로 복수의 구형에 가까운 공동(9)을 형성할 수 있음을 알 수 있다.
이상의 결과로부터, 공동(9)을 형성하기 위해서는, 홈(12)을 어느 정도 이상의 에스팩트비를 갖고 형성할 필요가 있다는 것을 알 수 있다. 또, 고온 어닐을 계속한 경우에는, 기판 표면은 도면 중의 파선으로 도시한 바와 같이 최종적으로는 평탄화한다.
또한, 도 6은 공동의 형상, 사이즈의 제어 방법을 설명하기 위한 공정 단면도이며, 도 6의 (a), (b)에 도시한 바와 같이, 상하의 테이퍼각 θ, β를 변화시켜(θ＞β) 홈(12)을 형성한 경우에는, 이 테이퍼각이 다른 위치가 공동(9)을 형성하기 위한 시작점이 될 수 있기 때문에, 도 6의 (c), (d)에 도시한 바와 같이, 공동(9)의 형상, 사이즈를 제어할 수 있다. 이와 같은 형상의 홈(12)은 예를 들면 RIE로 측벽이 테이퍼형의 홈을 형성하고, 이어서 조건을 변화시켜 RIE로 측벽이 수직인 홈을 형성함으로써 실현할 수 있다.
도 6에서는 테이퍼각이 θ인 곳의 홈(12)의 깊이를 같게 하고, 테이퍼각이β인 곳의 홈(12)의 깊이를 변화시킴으로써 공동(9)의 형상, 사이즈를 제어하였지만, 그 반대로 하여도 좋다.
또한, 도 7의 (a)의 평면도 및 도 7의 (b)의 A-A' 선의 단면도에 도시한 바와 같이, 실리콘 기판(1)의 상하에서 본 패턴이 직사각형(짧은 변 : a, 긴 변 : b)의 홈(12)을 2(ab/π)0.5이하의 간격을 두고 배열 형성한 후, 고온 어닐을 행함으로써 도 7의 (c)의 평면도 및 (d)의 A-A' 선의 단면도에 도시한 바와 같이, 봉 형상의 공동(9)을 형성할 수도 있다.
감압하에서(예를 들면 10Torr에서) 고온(예를 들면 1100℃) 어닐시에 있어서, 홈(12)은 그 단면적을 일정하게 유지하면서 실리콘 기판(1)의 이면 근방의 Si 원자의 마이그레이션에 의해 원형으로 변형되어 간다. 따라서, 상술한 바와 같이, 홈(12)의 최종 형태인 원의 직경 2(ab/π)0.5이하의 간격을 두고 홈(12)을 직렬 형성하면, 인접한 홈(12) 끼리는 고온 어닐에 의해 일체화된다.
이 봉 형상의 공동(9)을 이용하여, 도 8의 (a)의 평면도에 도시한 바와 같이, MOS 트랜지스터 형성 영역(18)을 복수개 나열하여 레이아웃함으로써, 하나의 공동(9)을 복수의 MOS 트랜지스터에 대하여 공통으로 이용할 수 있다. 도 8의 (b), (c)에 도 8의 (a)의 MOS 트랜지스터 Tr의 L-L' 선의 단면도, W-W' 선의 단면도를 각각 도시하였다.
또한, 도 9에 도시한 바와 같이, 소스 확산층(7) 및 드레인 확산층(8)의 바로 밑에 공동(9)을 형성함으로써, 소스/드레인 접합 용량을 대폭 저감할 수 있다.이와 같은 구조를 얻기 위해서는, 먼저 도 10의 (a)에 도시한 바와 같이 2개의 공동(9)을 형성하고, 이어서 도 10의 (b)에 도시한 바와 같이 레지스트 패턴(15)을 형성하고, 다음에 도 10의 (c)에 도시한 바와 같이 레지스트 패턴(15)을 마스크로 하여 공동(9)과 연결된 소자 분리 홈(2), 바꿔 말하면 공동(9)와 일체화된 소자 분리 홈(2)을 형성한다. 그 후에는 도 3의 (f) 이후의 공정에 따른다.
이상 설명한 바와 같이, 공동(9)의 형상(도 1, 도 6, 도 7), 형성 위치(도 1, 도 8, 도 9)는 임의적이다. 또한, 공동(9)의 갯수나 사이즈도 임의적이다. 공동(9)에 관하여 중요한 것은 고온 어닐에 의해 고 에스팩트비인 홈의 개구부를 덮어, 홈을 공동(空洞)으로 변화시킨다.
다음에 공동(9)의 위치 맞춤 방법에 대하여, 도 11의 공정 단면도를 이용하여 설명한다.
먼저, 도 11의 (a)에 도시한 바와 같이, 홈(12)의 형성시에 MOS 트랜지스터 형성 영역 외에, 소자 분리 홈(12)보다도 지름이 크고 깊이가 얕은 소자 분리 홈(12')을 형성하여 둠으로써, 도 11의 (b)에 도시한 바와 같이 홈(12)을 형성한 영역의 표면을 평탄화하는 공정에서, 홈(12')을 형성한 영역의 표면은 평탄화되지 않고, 홈(12')이 왜곡된 형태로 남기 때문에, 이것을 맞춤 마크로서 이용함으로써, 공동(9)을 포함하는 MOS 트랜지스터 형성 영역을 규정하는 소자 분리 홈(2)을 용이하게 형성할 수 있다.
도 12에, 공동(9)의 다른 위치 맞춤 방법을 나타내는 공정도를 도시하였다.
이 경우, 도 2의 (a)의 공정에서, 포토 레지스트 패턴(11) 대신에 절연막 마스크(19)를 이용하여 홈(12)을 형성하고, 고온 어닐에 의해 공동(9)을 형성한 후(도 12의 (a)), 도 12의 (b)에 도시한 바와 같이 실리콘 기판(1) 상의 절연 마스크(19)를 패터닝하여, MOS 트랜지스터 형성 영역 외에 절연물로 이루어지는 마크(19a)를 형성한다.
다음에 도 12의 (c)에 도시한 바와 같이, 전면에 아모르퍼스 실리콘막(20)을 퇴적시킨다.
다음에 도 12의 (d)에 도시한 바와 같이, 열처리에 의해 아모르퍼스 실리콘막(20)을 단결정화함과 동시에 표면을 평탄화한 후, 에치백 또는 CMP 등에 의해 표면을 후퇴시켜 마크(19a)의 표면을 노출시킨다. 이 때, 마크(19a)를 에칭 스토퍼로 이용한다. 마크(19a)의 노출면은 절연물이며, 실리콘과는 광학적 성질이 상이하기 때문에, 소자 분리 홈(2)을 형성할 때의 맞춤 마크로서 이용할 수 있다.
또, 본 실시 형태에서는 실리콘 기판의 평탄부에 형성된 MOS 트랜지스터의 경우에 대하여 설명하였지만, 본 발명은 실리콘 기판의 볼록부에 형성된 SGT(Surrounding Gate Transistor) 등의 MOS 트랜지스터에도 적용할 수 있다.
(제2 실시 형태)
도 13은 본 발명의 제2 실시 형태에 관한 MOS 트랜지스터를 도시한 평면도 및 단면도이다. 또, 도 1과 대응하는 부분에는 도 1과 동일 부호를 부여하고 있고, 상세한 설명은 생략한다.
본 실시 형태가 제1 실시 형태와 다른 점은, 공동(9) 대신에 절연막(21 : 절연물)을 이용한 것에 있다. 이와 같은 구성이라면, 소스 확산층(7)과 드레인 확산층(8)으로부터의 공핍층은 절연막(21)에서 정지하기 때문에, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
도 14는 본 실시 형태의 MOS 트랜지스터의 형성 방법을 도시한 공정 단면도이다. 먼저, 제1 실시 형태와 마찬가지로, 도 14의 (a)에 도시한 바와 같이 실리콘 기판(1)의 표면에 홈(12)을 형성한다.
다음에 도 14의 (b)에 도시한 바와 같이, 홈(12)의 기저부를 절연막(21)으로 매립한 후, 예를 들면 두께 100㎚의 아모르퍼스 실리콘막(22)을 전면에 퇴적한다. 절연막(21)으로서는 예를 들면 실리콘 산화막을 이용한다.
절연막(21)의 매립은, 예를 들면 이하와 같이 행한다. 먼저, 홈(12)을 형성한 후에, 전면에 절연막을 퇴적한다. 다음에 실리콘 기판(1)을 스토퍼로 이용하여 상기 절연막을 CMP법으로 연마함으로써, 홈(12) 내에만 상기 절연막을 잔류시킨다. 마지막으로, RIE법으로 에치백을 행하여, 홈의 기저부에만 상기 절연막을 잔류시킴으로써 절연막(21)이 형성된다.
여기에서, RIE 대신에 시간 제어를 한 습식 에칭을 행하여도 홈의 기저부에만 절연막(21)을 형성할 수 있다. 예를 들면, 절연막(21)으로서 실리콘 산화막을 이용한 경우에는, 에천트(etchant)로서 불산 수용액을 이용하면 된다.
그 후, 환원성 분위기 중에서, 감압하 예를 들면 10Torr에서 1100℃ 이상의 고온 열처리를 행한다. 이 열처리로 아모르퍼스 실리콘막(22)은 고상 성장에 의해 기판측으로부터 에피택셜 성장하고, 단결정의 실리콘막이 되어 실리콘 기판(1)으로 일체화된다. 그 결과, 도 14의 (c)에 도시한 바와 같이, 홈(12)의 내부는 단결정 실리콘으로 매립됨과 동시에 기판 표면은 평탄화된다.
또, 아모르퍼스 실리콘막(22)을 퇴적하지 않은 경우에는, 절연막(21) 상의 홈(12)의 내부를 매립할 수 없기 때문에, 본 실시 형태와 같이 고상 성장에 의해 용이하게 결정화하는 정도의 막두께(여기에서는 100㎚)의 아모르퍼스 실리콘막(22)을 퇴적시킬 필요가 있다.
이 후에는, 제1 실시 형태의 도 3의 (e)의 공정에 따라, MOS 트랜지스터를 형성한다. 단, 공동(9)의 내면을 덮는 열산화막(10)의 공정은 불필요하다.
또, 홈(12)의 평면 패턴은, 다음에 설명하는 제3 실시 형태와 같이 긴 변/짧은 변의 비율이 더욱 큰 직사각형이어도 된다.
(제3 실시 형태)
도 15는 본 발명의 제3 실시 형태에 관한 MOS 트랜지스터의 형성 방법을 도시한 공정 단면도이다. 본 실시 형태는 도 7의 봉 형상의 공동 대신에 봉 형상의 절연막을 이용한 실시 형태이다. 또, 도 14와 대응하는 부분에는 도 14와 동일 부호를 부여하고 있고, 상세한 설명은 생략한다.
먼저, 도 15의 (a)에 도시한 바와 같이, 홈(12)의 기저부를 절연막(21)으로 매립한 후, 아모르퍼스 실리콘막(22)을 전면에 퇴적한다. 여기에서, 도 15의 홈(12)의 평면 패턴은 도 14의 홈(12)의 평면 패턴에 비하여 긴 변/짧은 변의 비율이 더욱 큰 직사각형으로 되어 있다.
다음에 환원성 분위기 중에서 고온의 열처리에 의해, 도 15의 (b)에 도시한 바와 같이, 홈(12)의 내부를 단결정 실리콘막으로 매립함과 동시에 기판 표면을 평탄화한다. 여기까지는 제2 실시 형태와 기본적으로는 동일하다.
단, 홈(12)의 사이즈는 도 8의 (a)에 도시한 바와 같이 복수의 MOS 트랜지스터 형성 영역(18)을 형성할 수 있을 정도이다. 따라서, 도 15의 L-L' 선의 단면도 및 W-W' 선의 단면도는, 도 14의 경우(1개의 MOS 트랜지스터)와는 달리, 복수의 MOS 트랜지스터 형성 영역에 걸치는 영역의 단면도를 도시하고 있다.
다음에 도 15의 (c)에 도시한 바와 같이, 절연막(21)의 주연부를 제거하도록, 즉 절연막(21)의 측면이 노출하도록 홈(12a)를 형성한다.
다음에 도 15의 (d)에 도시한 바와 같이, 절연막(12)을 습식 에칭으로 제거함으로써, 홈(12)과 연결된 공동(9)을 형성한다. 여기에서, 예를 들면 절연막(12)이 실리콘 산화막이라면, 에천트로서 불산 수용액을 이용하여 제거하여도 된다.
또, 본 실시 형태에서는, 표면 실리콘의 마이그레이션을 이용하지 않고 공동(9)을 형성하고 있기 때문에, 그 각부(角部)는 도 7의 경우와는 달리 예각이 된다. 또한, 본 실시 형태의 경우, 표면 실리콘의 마이그레이션을 이용한 경우보다도 공동(9)의 형성을 제어하기 쉽게 된다.
다음에 공동(9) 상의 실리콘 기판(1)을 패터닝하여 소자 분리 홈(도시하지 않음)을 형성함으로써, 도 8의 (a)에 도시한 바와 같이, 복수의 MOS 트랜지스터 형성 영역(18)을 형성한 후, 공동(9), 홈(12a) 및 소자 분리 홈의 내부를 절연막으로 매립한다.
이 때, 홈(12a) 상의 실리콘 기판(1)은 소자 분리 홈에 의해 복수의 영역으로 분단되어 있기 때문에, 즉 홈(12a)은 복수의 소자 분리 홈과 연결되어 있기 때문에, 홈(12a)의 내부를 상기 절연막으로 용이하게 매립할 수 있게 된다. 또, 홈(12a)의 내부에 공동이 남아있더라도 이 공동은 홈(12a) 내부의 절연막과 동일한 작용을 하기 때문에 문제는 없다.
마지막으로, 통상의 프로세스에 따라 복수의 MOS 트랜지스터를 형성한다. 이와 같이 형성된 복수의 MOS 트랜지스터에서도 제1 실시 형태와 동일한 효과가 얻어진다.
또, 본 발명은, 상기 실시 형태에 한정되지는 않는다. 예를 들면, 상기 실시 형태에서는 MOS 트랜지스터의 경우에 대하여 설명하였지만, 이에 한정되지 않고 다른 전계 효과 트랜지스터, 예를 들면 MESFET 등에도 본 발명은 적용 가능하다. 또한 2중 게이트 구조(예를 들면 부유 게이트/제어 게이트)의 MOS 트랜지스터이어도 된다.
또한, 상기 실시 형태에서는, MOS 트랜지스터 형성 영역 하부에 공기로 채워진 영역(공동), 절연막(고체)으로 채워진 영역을 형성함으로써, 소스와 드레인으로부터의 공핍층의 연장을 정지시키고, 또 단채널 효과를 억제하였지만, MOS 트랜지스터 형성 영역 하부에 액체로 채워진 영역을 형성하여 단채널 효과를 억제하여도 좋다.
또한, 공동이나 절연막 대신에, 반도체 기판의 구성 재료보다도 밴드갭이 큰 반도체 재료로 이루어지는 반도체층을 형성함으로써, 공핍층의 연장을 정지시킬 수도 있다.
이 경우, 예를 들면 기판 표면에 홈을 형성하고, 이 홈의 기저부에 상기 밴드갭이 큰 반도체층을 형성하고, 그 위에 반도체 기판의 구성 원소로 이루어지는 반도체층을 형성하여 홈을 매립하여도 된다. 또한, 사용하는 반도체 재료는 소자 치수나 전원 전압 등의 장치 사양 등을 고려하여 선택한다.
또한, 상기 실시 형태에서 설명한 MOS 트랜지스터는, 예를 들면 DRAM의 메모리 셀에 이용되는 것이다. 또한, 본 발명을 2중 게이트 구조의 MOS 트랜지스터에 적용한 경우에는, 동일 MOS 트랜지스터는 예를 들면 EEPROM의 메모리 셀에 이용되는 것이다.
그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지 변형하여 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 소스와 드레인으로부터의 공핍층의 연장은 공동, 반도체층 또는 절연물이 있는 곳에서 멈추기 때문에, 채널 영역에 있어서의 공핍층의 확장을 방지할 수 있고, 이에 따라 미세화를 진행하여도 전계 효과 트랜지스터의 단채널 효과를 효과적으로 억제할 수 있게 된다.

Claims (10)

  1. 삭제
  2. 반도체 기판과,
    상기 반도체 기판 중(中)에 형성된 소자 분리 영역과,
    상기 소자 분리 영역에 의해서 정의되는 소자 영역 중에 형성된 전계 효과 트랜지스터와,
    상기 전계 효과 트랜지스터의 형성 영역 하부의 상기 반도체 기판 중에 형성된 공동(空洞)
    을 포함하고,
    상기 공동의 내면이 절연막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판과,
    상기 반도체 기판에 형성된 전계 효과 트랜지스터와,
    상기 전계 효과 트랜지스터의 형성 영역 하부의 상기 반도체 기판 중에 형성되고, 상기 반도체 기판을 구성하는 반도체 원소와는 상이하며, 또 상기 전계 효과 트랜지스터 형성 영역 하부에 있어서의 공핍층의 연장을 억제하는 반도체층
    을 포함하고 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판과,
    상기 반도체 기판의 평탄부에 형성된 전계 효과 트랜지스터와,
    상기 전계 효과 트랜지스터의 형성 영역 하부의 상기 반도체 기판 중에 부분적으로 형성되는 절연물
    을 포함하고,
    상기 절연물은 상기 전계 효과 트랜지스터의 소스 영역 및 드레인 영역 하부의 상기 반도체 기판 중에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제2항 또는 제3항에 있어서, 상기 공동, 상기 반도체층, 또는 상기 절연막은, 상기 전계 효과 트랜지스터의 채널 영역 하부의 상기 반도체 기판 중에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 공동, 상기 반도체층 또는 상기 절연막은, 상기 전계 효과 트랜지스터의 소스 영역 및 드레인 영역 하부의 상기 반도체 기판 중에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판의 표면에 홈을 형성하는 공정과,
    감압(減壓)하에서의 열처리에 의해 상기 홈의 개구부를 덮어서 공동을 형성하는 공정과,
    포토레지스트 패턴에 의해, 상기 반도체 기판에 소자 분리 영역이 되는 홈을 형성하는 공정과,
    상기 공동을 포함하는 영역 상에 전계 효과 트랜지스터를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 감압하에서의 열처리를 비산화성 분위기 중에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 비산화성 분위기는 수소 분위기인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 표면에 홈을 형성하는 공정과,
    상기 홈의 내부를 그 도중의 깊이까지 절연막으로 매립하는 공정과,
    상기 홈 내부의 나머지 부분을 반도체로 매립하는 공정과,
    포토레지스트 패턴에 의해, 상기 반도체 기판에 소자 분리 영역이 되는 홈을 형성하는 공정과,
    상기 절연막을 포함하는 영역 상에 횡형(橫型)의 전계 효과 트랜지스터를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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