JPH0449777B2 - - Google Patents

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JPH0449777B2
JPH0449777B2 JP57153910A JP15391082A JPH0449777B2 JP H0449777 B2 JPH0449777 B2 JP H0449777B2 JP 57153910 A JP57153910 A JP 57153910A JP 15391082 A JP15391082 A JP 15391082A JP H0449777 B2 JPH0449777 B2 JP H0449777B2
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oxide film
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film
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Akihisa Uchida
Daisuke Okada
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Katsumi Ogiue
Yoichi Tamaoki
Masao Kawamura
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Description

【発明の詳細な説明】 この発明は、高集積化した半導体集積回路装置
（以下、ICという。）に関する。
高集積化に適した新しい素子分離技術が多く開
発されつつある。その多くのものは、サイド・エ
ツチングのほとんどない反応性イオン・エツチン
グを利用したものである（日経エレクトロニク
ス、1982年３月29日号、p90〜101参照）。
このような素子分離技術自体は、バイポーラ
ICのみならずMOSICにも適用できるが、より深
い分離領域が必要なバイポーラICにおいて特に
その長所を生かすことができる。したがつて以下
においては、バイポーラICを中心にして説明を
進める。
この種の素子分離技術の一つとして、素子分離
領域となるべき部分を削つて溝を形成した後、そ
の溝を多結晶シリコン又はSiO2などの絶縁材料
を埋込み材料として埋める方法がある。溝部分を
埋込み材料で埋めるについては、溝を形成した半
導体基板の表面全体に埋込み材料を堆積させた
後、表面全体をエツチングすることによつて過剰
な埋込み材料を除去する。
ところで、ICにおいては、トランジスタ等の
各素子のレイアウト上、特にチツプの周辺部など
チツプの選択された部分に、配線部を形成するた
めの広い分離領域をとらざるをえず、それに起因
してその部分の表面平坦化が問題となる。すなわ
ち、深さに比べて幅の狭い分離領域部分について
はそれほど問題はないが、深さに比べて幅の広い
部分については、表面にどうしても大きなくぼみ
が生じてしまうのである。このような表面平坦化
のためのプロセスはかなり複雑であり、そのため
デバイス全体としてプロセスも複雑となり、製造
面での大きな難点となる。
そこで、そのような難点を解決する手段とし
て、前期溝の幅をリングラフイの解像力等との関
連でたとえば1.0〜2.5μｍ程度の範囲でほぼ一定
の細溝を設定する方が考えられる。これは、埋込
み材料を堆積するためのCVD法では、溝の側面
からも埋込み材料が積もつて行くので、狭い溝は
充填されやすいからである。
ところが一方、電気的分離のための溝幅を一定
にした場合には、配線部を半導体基板の非能動領
域（半導体素子を形成しない領域）上に形成しな
くてはならず、そのような配線構造では、配線と
基板との間の配線容量が大きくなり、素子特性
上、情報処理時間が遅くなるという問題が発生す
ることが判明した。
この発明は以上の点を考慮してなされたもので
あり、その目的は、前述した素子分離技術を適用
するに当たり、製造面での難点のみならず、素子
特性上の問題をも解決すことにある。すなわち、
本発明が解決しようとする課題は、素子分離を確
実に成し、しかも配線容量を低減させた高速・高
集積のバイポーラ素子を含む半導体集積回路装置
を提供するとにある。
かかる課題を解決するための手段は、第１導電
の半導体基板上部に、その基板とは反対の導電型
を示す第２導電型の半導体層を有し、上記半導体
層の主面の所望領域にその半導体層を選択酸化す
ることによつて形成されたフイールド酸化膜を有
し、上記フイールド酸化膜によつて区画された半
導体層の主面に前記半導体基板に到達する溝およ
びその溝内に充填された埋込み材料から成る分離
領域を有し、上記分離領域で区画された半導体層
主面内にはベース・コレクタ接合の一部がその分
離領域の側壁に終端するバイポーラ素子を有する
ことにある。
以下、添付図面を参照しながら、この発明の内
容を明らかにする。
第１図はこの発明をバイポーラICに適用した
一実施例を示す断面図である。
このバイポーラICにおける各構成要素につい
ては、後述する製造方法に関する説明によつて明
らかにするので、ここでは、この発明を概略的に
説明する。
シリコン半導体母体１００は、Ｐ型の半導体基
板２の上に、N+型の埋込み層５と、さらにN-型
のエピタキシヤル層９とを有している。素子が形
成されるべき能動領域１にはバイポーラトランジ
スタが形成されている。この能動領域は、Ｐ型の
ベース領域１９、N+型のエミツタ領域２１、お
よびN+型のコレクタ・コンタクト領域１８を含
んでいる。ベース領域１９にはアルミニウムの電
極３０がオーミツクコンタクトされ、同様に、エ
ミツタ領域２１にアルミニウム電極３１、コレク
タ・コンタクト領域１８にアルミニウム電極３２
が、それぞれオーミツクコンタクトされている。
そして後述するように、非能動領域６において、
厚いシリコン酸化膜７２上にアルミニウムの配線
層３３，３４が形成されている。
この発明に従つて、半導体母体１００の一面
に、半導体母体１００の全体にわたつてその幅が
ほぼ一定に設定された深い溝３を形成し、その溝
３内に多結晶シリコン、又はSiO2などの絶縁材
料の埋込み材料４を充填することによつて、素子
間の電気的分離をなす。この分離領域は複数の素
子形成領域を区画している。深い溝３の深さは、
バイポーラICの場合には少なくとも埋込み層５
を貫くことが必要であり、一般に、その深さ寸法
はその幅寸法よりも大きい。しかし、MOSICの
場合には、素子間の電気的分離ができる範囲で溝
の深さを浅くすることができる。したがつて、深
い溝３における『深い』の意味は、素子間の電気
的分離をするのに充分な深さをもつているという
ことである。
またこの発明では、トランジスタ等の半導体素
子を形成しない非能動領域６を表面部分に、前記
半導体母体１００の表面自体の選択酸化により厚
い酸化膜（いわゆるフイールド酸化膜）７１，７
２を形成する。この厚い酸化膜７１，７２は、そ
の上に形成されるアルミニウムの配線３３，３４
の浮遊容量を低減するためのものであり、したが
つて、配線の浮遊容量を低減するに足る厚さをも
たせることが少なくとも必要である。この酸化膜
７１，７２の厚さは数百nmから数μｍの範囲に
選択される。
なお、上記実施例においては、１７は溝部に形
成された薄いシリコン酸化膜、７０はコレクタ・
コンタクト領域１８を分離するための厚いシリコ
ン酸化膜で、他の厚いシリコン酸化膜７１，７２
と同時に形成される。
ところで、このような厚い酸化膜７１，７２は
前記深い溝３を形成する素子間の分離領域８に隣
り合わせになるので、厚い酸化膜７１，７２を深
い溝３を形成する際のマスクとして利用すること
ができる。この点からすると、まず選択酸化によ
つて厚い酸化膜７０，７１，７２を形成し、その
後深い溝３を形成するようにするのが好ましい。
つぎに、第１図に示すバイポーラICを得るの
に好適な製造方について説明する。
まず、面方位（100）のＰ型Si基板２の表面に
厚さ１〜2μｍのN+型埋め込み量５を設け、その
上にトランジスタの能動部分となるSiエピタキシ
ヤル層（厚さ１〜2μｍ）９を形成する。これに
よつて半導体母体１００を得る。ついで、Siエピ
タキシヤル層９の表面を熱酸化して厚さ500〜900
〓程度のSiO2膜（シリコン酸化膜）１０を形成
し、その上に通常のCVD法によつてSi3N4膜１
１、さら低圧でのCVD法によつてSiO2（あるいは
リン・シリケート・ガラス）膜１２を順次堆積し
た後、通常のホト・エツチングによりSiO2膜１
２−Si3N4膜１１をパターニングして素子間の分
離領域８および非能動領域６、並びにコレクタ・
コンタクト分離部１３の窓明けを行なう（第２Ａ
図）。
次に、窓明けした素子間の分離領域８の部分を
Si3N4膜（シリコンナイトライド膜）１４によつ
て選択的に覆い、Si3N4膜１４および窓明けした
Si3N4膜11をマスクとしてSi基板２の表面を選択
酸化することによつて、コレクタ・コンタクト分
離部１３および非能動領域６の各部分に厚さ1μ
ｍ程度の厚い酸化膜７０，７１，７２を形成する
（第２Ｂ図）。ここまでの工程で用いるマスクパタ
ーンの要部の一例を第３図に示すが、SiO2膜１
２−Si3N4膜１１の窓明け用のマスクパターン１
５と、Si3N4膜１４のエツチング用のマスクパタ
ーン１６との位置合わせについては、マスクパタ
ーン１６の内周辺１６ａをマスクパターン１５の
上にのせるように配置すれば良く、その位置合わ
せは容易である。
こうして選択酸化を終えたら、選択酸化のマス
クとして用いたSi3N4膜１４の除去、および下層
のSiO2膜１０の部分的除去を行なう。Si3N4膜１
４については、ドライ・エツチングあるいは熱リ
ン酸によるウエツト・エツチングのいずれを用い
ても良いが、下層のSiO2膜１０の方については、
ドライ・エツチングを用いるが良い。
Si3N4膜１４およびSiO2膜１０のいずれのエツ
チングにあつても、何ら新たなマスクを要するも
のではないが、SiO2膜１０のエツチング時には、
厚い酸化膜７０，７１，７２をマスクとして利用
するので、それらが過剰に除去されるのを避ける
べきだからである。この一連のエチング処理によ
つて、Si母体１００の素子間の分離領域８部分の
Siが露出されることになる（第２Ｃ図）。
そこで次は、深い溝３の形成である（第２Ｄ
図）。深い溝３は、埋め込み層５を突き抜けるほ
どの深さにすることが必要である。したがつて、
この深い溝３の形成にはサイド・エツチングがほ
とんどない反応性イオン・エツチングを用いる。
この反応性イオン・エツチングに対してのマスク
性は、Si、Si3N4、SiO2の順で高くなり、Si3N4
はSiの10倍程度、SiO2はSiの20倍程度とすること
ができる。したがつて、そのようなマスク性のち
がいを利用し、前記深い溝３を形成することき
る。また、このような深い溝３の形成時、反応性
イオン・エツチングの前にヒドラジン、KOH等
のアルカリ性エツチング液を用いる異方性エツチ
ングによつて上部に斜めのエツタング面を形成し
たり、あるいは反応性イオン・エツチングの後で
露出面を整面する意味から弗硝酸によるエツチン
グを付加するのが良い。深い溝３のエツチング完
了時点では、マスクとしてのSi3N4膜１１はほと
んど完全になくすことができる。もちろん、イオ
ン・エツチングの選択比、Si3N4膜の膜厚、エツ
チング溝の深さによつて、Si3N4膜１１を残すこ
とにもできる。
これに続いて、露出した深い溝３の内面に熱酸
化によつて厚さ250〜4000Åのシリコン酸化膜
（SiO2膜）１７を形成した後、CVD法によつて多
結晶シリコンあるいは、SiO2などの絶縁材料の
埋込み材料４をSi基板２の方面全体に堆積する
（第２Ｅ図）。この堆積量は、少なくとも溝３の深
さを越えるだけは必要である。
次に、堆積した埋込み材料４をプラズマ・エツ
チング等の等方性エツチングによつて除去し、Si
母体１００の表面を平坦化することによつてアイ
ソレーシヨン工程を終える。この場合、深い溝３
の幅をSi母体１００の全面にわたつて一定にして
いるので、堆積した埋込み材料４の表面は堆積後
においてほぼ平坦であり、上の表面平坦化処理は
大幅に簡略化される。なお場合によつては、堆積
した埋込み材料４の上にレジストあるいはSOG
（スピン・オン・グラス）を塗布してから、前記
等方性エツチングによつて表面の平坦化をなすの
が良い。そうすれば、表面の平坦化をより有効に
行なうことができる（第２Ｆ図）。
アイソレーシヨン工程後は、第２Ｆ図に示すよ
うに、公知の方法によつてエピタキシヤル層９に
N+型のコレクタ・コンタクト部分１８およびＰ
型のベース領域１９を形成した後、表面にシリコ
ン酸化膜などのパツシベーシヨン膜２０を形成
し、さらにN+型のエミツタ領域２１を形成する。
しかる後、第１図に示すように、アルミニウムの
各電極３０，３１，３２および配線３３，３４を
設けて、バイポーラICを完成する。
このように、以上説明したバイポーラICでは、
コレクタ・コンタクト部分１８とベース領域１９
との境目部分に、コレクタ・コンタクト分離部１
３を設けているので、耐圧を充分に向上させるこ
とができる。この場合、図示例では、コレクタ・
コンタクト分離部１３を、Si母体１００の表面自
体の選択酸化による酸化膜７０によつて構成して
いるので、酸化膜７０自体は、配線容量低減のた
めの厚い酸化膜７１，７２と同時に形成すること
ができる。
しかし、コレクタ・コンタクト分離部１３につ
いては、素子間の分離領域８と同様、溝の中に埋
込み材料を埋め込む構成にすることもできる。
また、この発明はバイポーラIC、特にPROM
やRAMなどのバイポーラメモリ適用することに
よつて多きな効果を得ることができるが、
MOSIC等にも適用することができる。MOSICに
適用する場合はＰ型又はＮ型の半導体母体を使用
してMOSFETを形成することができる。
本発明によれば、選択酸化による厚い酸化膜を
形成した後に、素子間の分離領域用の深い溝が形
成された構造を採用するので、結晶転移が発生し
にくいという効果がある。すなわち、本発明と逆
に、素子間の分離領域用の深い溝を厚い酸化膜の
形成以前に形成するような構造を採用した場合に
は、深い溝の形成に伴つて発生するストレス（結
晶歪）が蓄積された状態で、厚い選択酸化膜形成
のための高温・長時間の熱処理をすることとなる
ので、結晶転移が極めて発生しやすくなるという
欠点がある。これに対し、本発明によればこの問
題が解決され、耐圧特性や雑音特性などの電気的
特性の優れた集積回路装置を得ることができる。
以上のように、この発明にあつては、素子間の
分離領域８における深い溝３の幅寸法を半導体母
体１００の全体にわたつてほぼ一定しているの
で、埋込み材料４の表面平坦化のプロセスを大幅
に簡略化することができ、この結果、溝分離によ
り分離領域の占有面積が縮小させることによるバ
イポーラ素子の高集積化が図れる。
しかも、半導体素子を形成しない非能動領域６
の表面部分に、半導体母体１００の表面自体の選
択酸化による厚い酸化膜（フイールド酸化膜）７
１，７２が形成されており、非能動領域６の上を
走る配線と基板２との間の配線容量を小さくする
ことができるという優れた効果を得ることができ
る。そしてさらに、第１図に示されているよう
に、ベース・コレクタ接合の一部は溝分離領域８
の側壁に終端していることで、接合容量低減を図
ることができる。
以上の作用効果により、素子分離を確実に成
し、しかも配線容量を低減させた高速・高集積の
バイポーラ素子を含む半導体集積回路装置を達成
し得ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すバイポーラ
ICの断面図、第２Ａ〜第２Ｆ図は第１図に示す
バイポーラICの製造方法を示す工程図、第３図
は素子製造に用いるマスクパターンの一例を示す
図である。 １００……半導体母体、２……半導体基板、３
……深い溝、４……誘電体材料、６……非能動領
域、７０，７１，７２……厚い酸化膜、８……素
子間の分離領域、１３……コレクタ・コンタクト
分離部。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体基板上部に、その基板と
    は反対の導電型を示す第２導電型の半導体層を有
    し、 上記半導体層の主面の所望領域にその半導体層
    を選択酸化することによつて形成されたフイール
    ド酸化膜を有し、 上記フイールド酸化膜によつて区画された半導
    体層の主面に前期半導体基板に到達する溝および
    その溝内に充填された埋込み材料から成る分離領
    域を有し、 上記分離領域で区画された半導体層主面内には
    ベース・コレクタ接合の一部がその分離領域の側
    壁に終端するバイポーラ素子を有することを特徴
    とする半導体集積回路装置。 ２ 上記フイールド酸化膜の一部に配線を設けて
    なることを特徴とする特許請求の範囲第１項記載
    の半導体集積回路装置。 ３ 上記分離領域で区画された半導体層主面のコ
    レクタコンタクト領域とベース領域との間にそれ
    らを分離する前期フイールド酸化膜と実質的に同
    一厚さを有した選択酸化膜が設けられ、その選択
    酸化膜にベース・コレクタ接合の他の一部が終端
    していることを特徴とする特許請求の範囲第１項
    記載の半導体集積回路装置。
JP57153910A 1982-09-06 1982-09-06 半導体集積回路装置 Granted JPS5943545A (ja)

Priority Applications (15)

Application Number Priority Date Filing Date Title
JP57153910A JPS5943545A (ja) 1982-09-06 1982-09-06 半導体集積回路装置
KR1019830003174A KR920002862B1 (ko) 1982-09-06 1983-07-12 반도체집적회로장치 및 그 제조방법
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