JPH1092919A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1092919A JPH1092919A JP8244445A JP24444596A JPH1092919A JP H1092919 A JPH1092919 A JP H1092919A JP 8244445 A JP8244445 A JP 8244445A JP 24444596 A JP24444596 A JP 24444596A JP H1092919 A JPH1092919 A JP H1092919A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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Abstract
(57)【要約】
【課題】 素子分離用溝上端近傍の基板形状が鋭角化し
ゲート電極膜端部近傍の電界集中に起因したＭＯＳ型ト
ランジスタのリーク電流増加あるいは耐圧特性の低下を
引き起こすことのないような素子分離酸化膜構造を有す
る半導体装置およびその製造方法を提供する。 【解決手段】 溝分離構造を有する半導体装置におい
て、従来の方法で選択的に溝表面を酸化した後、酸化防
止膜を除去し基板あるいは溝表面の酸化膜のみが露出し
た状態で再び基板表面全体を酸化し、溝上端近傍の酸化
膜形状に曲率を持たせた構造にする。
ゲート電極膜端部近傍の電界集中に起因したＭＯＳ型ト
ランジスタのリーク電流増加あるいは耐圧特性の低下を
引き起こすことのないような素子分離酸化膜構造を有す
る半導体装置およびその製造方法を提供する。 【解決手段】 溝分離構造を有する半導体装置におい
て、従来の方法で選択的に溝表面を酸化した後、酸化防
止膜を除去し基板あるいは溝表面の酸化膜のみが露出し
た状態で再び基板表面全体を酸化し、溝上端近傍の酸化
膜形状に曲率を持たせた構造にする。
Description
【０００１】
【発明の属する技術分野】本発明は、信頼性の高い溝分
離構造を有する半導体装置及びその製造方法に関する。
離構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体基板上で隣接した素子間を電気的
に絶縁分離する構造としてＬＯＣＯＳ（Local Oxidatio
n of Silicon）構造がある。この構造は基板表面を選択
的に酸化して厚い熱酸化膜を形成したものであり、多く
の半導体装置に採用されている。しかしながらこのＬＯ
ＣＯＳ構造は加工精度が低く、ディープサブミクロンデ
バイスのように熱酸化膜の加工寸法精度を要求される高
集積化半導体装置の絶縁分離構造には適していない。高
集積化を要求される半導体装置の絶縁分離構造としてＬ
ＯＣＯＳ構造に代わり例えば特開昭63−143835号公報に
開示されているような基板表面に浅溝を形成しその溝部
分を選択的に酸化して熱酸化膜を形成する、いわゆる選
択酸化法の溝分離構造が採用され始めている。
に絶縁分離する構造としてＬＯＣＯＳ（Local Oxidatio
n of Silicon）構造がある。この構造は基板表面を選択
的に酸化して厚い熱酸化膜を形成したものであり、多く
の半導体装置に採用されている。しかしながらこのＬＯ
ＣＯＳ構造は加工精度が低く、ディープサブミクロンデ
バイスのように熱酸化膜の加工寸法精度を要求される高
集積化半導体装置の絶縁分離構造には適していない。高
集積化を要求される半導体装置の絶縁分離構造としてＬ
ＯＣＯＳ構造に代わり例えば特開昭63−143835号公報に
開示されているような基板表面に浅溝を形成しその溝部
分を選択的に酸化して熱酸化膜を形成する、いわゆる選
択酸化法の溝分離構造が採用され始めている。
【０００３】この溝分離構造はＬＯＣＯＳ構造と比較し
て平面寸法の小さな素子分離酸化膜が形成できるという
利点があることから０．５μｍ以下の加工寸法精度が要
求されるディープサブミクロンデバイス製造に好適であ
る。
て平面寸法の小さな素子分離酸化膜が形成できるという
利点があることから０．５μｍ以下の加工寸法精度が要
求されるディープサブミクロンデバイス製造に好適であ
る。
【０００４】
【発明が解決しようとする課題】例えば半導体基板であ
るシリコン基板表面を酸化してシリコン熱酸化膜を形成
する場合、形成された熱酸化膜とシリコン基板との界面
に大きな機械的応力が発生する。これは、シリコン基板
（Ｓｉ）の一部が酸化されて熱酸化膜（ＳｉＯ２）に変
化する際に約２倍の体積膨張をするためである。この機
械的応力が増加するとシリコン基板内に転位や積層欠陥
等の結晶欠陥が発生しやすくなり半導体装置の信頼性を
劣化させる。また、酸化反応自体（酸化種の拡散挙動や
酸化界面での反応率等）が応力の影響を受けて成長する
酸化膜の形状が変化することが明らかになっている。発
生する応力は、二次元あるいは三次元形状の端点（角
点）近傍で集中して発生するため、この応力集中場では
特に結晶欠陥や形状変化に注意しなければならない。
るシリコン基板表面を酸化してシリコン熱酸化膜を形成
する場合、形成された熱酸化膜とシリコン基板との界面
に大きな機械的応力が発生する。これは、シリコン基板
（Ｓｉ）の一部が酸化されて熱酸化膜（ＳｉＯ２）に変
化する際に約２倍の体積膨張をするためである。この機
械的応力が増加するとシリコン基板内に転位や積層欠陥
等の結晶欠陥が発生しやすくなり半導体装置の信頼性を
劣化させる。また、酸化反応自体（酸化種の拡散挙動や
酸化界面での反応率等）が応力の影響を受けて成長する
酸化膜の形状が変化することが明らかになっている。発
生する応力は、二次元あるいは三次元形状の端点（角
点）近傍で集中して発生するため、この応力集中場では
特に結晶欠陥や形状変化に注意しなければならない。
【０００５】図１は、従来の選択酸化法における溝分離
構造の製造工程の模式図である。図１に示したように従
来の方法では、シリコン基板１の表面にパッド酸化膜
（シリコン熱酸化膜）２を介して酸化防止膜３を堆積し
た後、素子分離酸化膜を形成したい領域の酸化防止膜
３、パッド酸化膜２及びシリコン基板１を部分的に除去
して溝を形成（図１（ｂ））し、その溝部分を酸化して
シリコン熱酸化膜５を形成する。この溝分離構造におい
ては、必ず基板の溝上端あるいは下端近傍に端点（角
点）が存在するため、この端点（角点）近傍に応力集中
場が形成される。この応力集中場の形成により、特に溝
上端近傍の基板形状が図１（ｃ）に示したように鋭角に
とがった形状４に酸化される場合がある。素子分離用酸
化膜形成後、図１（ｄ）に示すように酸化保護膜３に覆
われていた素子形成領域にトランジスタ、容量等の電子
回路を形成するが、このような鋭角部４が基板表面に残
留すると例えばA.Bryant等が「Technical Digest of IE
DM '94, pp.671-674」に公表しているように、回路動作
中にこの部分に電界集中が発生し回路を構成するトラン
ジスタや容量の耐圧特性を劣化させる場合がある。
構造の製造工程の模式図である。図１に示したように従
来の方法では、シリコン基板１の表面にパッド酸化膜
（シリコン熱酸化膜）２を介して酸化防止膜３を堆積し
た後、素子分離酸化膜を形成したい領域の酸化防止膜
３、パッド酸化膜２及びシリコン基板１を部分的に除去
して溝を形成（図１（ｂ））し、その溝部分を酸化して
シリコン熱酸化膜５を形成する。この溝分離構造におい
ては、必ず基板の溝上端あるいは下端近傍に端点（角
点）が存在するため、この端点（角点）近傍に応力集中
場が形成される。この応力集中場の形成により、特に溝
上端近傍の基板形状が図１（ｃ）に示したように鋭角に
とがった形状４に酸化される場合がある。素子分離用酸
化膜形成後、図１（ｄ）に示すように酸化保護膜３に覆
われていた素子形成領域にトランジスタ、容量等の電子
回路を形成するが、このような鋭角部４が基板表面に残
留すると例えばA.Bryant等が「Technical Digest of IE
DM '94, pp.671-674」に公表しているように、回路動作
中にこの部分に電界集中が発生し回路を構成するトラン
ジスタや容量の耐圧特性を劣化させる場合がある。
【０００６】本発明の目的は、溝分離構造を有する半導
体装置において、回路を構成するトランジスタや容量の
耐圧特性を劣化させることのない信頼性の高い半導体装
置及びその製造方法を提供することにある。
体装置において、回路を構成するトランジスタや容量の
耐圧特性を劣化させることのない信頼性の高い半導体装
置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、半導体基板
表面の素子分離用溝上端近傍の基板形状の鋭角化を防止
することにより達成される。◆上記目的を達成するため
に本発明に係る半導体装置の製造方法は次の工程を含ん
でいる。◆ （１）半導体基板の回路形成面に酸化防止膜を形成する
工程。◆半導体基板としてはシリコン基板等が考えられ
る。◆酸化防止膜の膜厚は後工程（４）（７）等での酸
化工程で全ての酸化防止膜が酸化されない膜厚とする必
要がある。◆酸化防止膜としては、多結晶シリコン薄
膜、窒化ケイ素膜等が考えられる。多結晶シリコン薄膜
等の酸化されやすい材料は、シリコン基板の酸化に伴う
体積膨張に対する拘束力が低く、溝上端部の応力集中が
低減される。また、窒化ケイ素膜等の酸化されにくい材
料は、酸化工程での酸化量が少ないため膜厚を薄くする
ことができる。
表面の素子分離用溝上端近傍の基板形状の鋭角化を防止
することにより達成される。◆上記目的を達成するため
に本発明に係る半導体装置の製造方法は次の工程を含ん
でいる。◆ （１）半導体基板の回路形成面に酸化防止膜を形成する
工程。◆半導体基板としてはシリコン基板等が考えられ
る。◆酸化防止膜の膜厚は後工程（４）（７）等での酸
化工程で全ての酸化防止膜が酸化されない膜厚とする必
要がある。◆酸化防止膜としては、多結晶シリコン薄
膜、窒化ケイ素膜等が考えられる。多結晶シリコン薄膜
等の酸化されやすい材料は、シリコン基板の酸化に伴う
体積膨張に対する拘束力が低く、溝上端部の応力集中が
低減される。また、窒化ケイ素膜等の酸化されにくい材
料は、酸化工程での酸化量が少ないため膜厚を薄くする
ことができる。
【０００８】また、酸化防止膜を形成する前にパッド酸
化膜をシリコン基板に形成することも有効である。パッ
ド酸化膜が存在すると、パッド酸化膜に接している酸化
防止膜の下端及び半導体基板の上端近傍は溝端から順に
酸化されていき、いわゆるバーズビークが形成され、結
果として半導体基板の上端近傍の曲率化が促進される。
化膜をシリコン基板に形成することも有効である。パッ
ド酸化膜が存在すると、パッド酸化膜に接している酸化
防止膜の下端及び半導体基板の上端近傍は溝端から順に
酸化されていき、いわゆるバーズビークが形成され、結
果として半導体基板の上端近傍の曲率化が促進される。
【０００９】（２）前記半導体基板の回路形成面の所望
の位置に前記半導体基板に溝が形成されるような所定の
深さの溝を形成する工程。◆この溝は、例えばフォトレ
ジストを用いた通常の露光法とエッチングにより形成す
ることができる。
の位置に前記半導体基板に溝が形成されるような所定の
深さの溝を形成する工程。◆この溝は、例えばフォトレ
ジストを用いた通常の露光法とエッチングにより形成す
ることができる。
【００１０】（３）前記溝によって前記半導体基板の回
路形成面に形成される角部を除去する工程。◆この工程
は必ずしも必要ではないが、この工程により角部を除去
すれば後工程（７）の酸化が不要となる場合が多い。
路形成面に形成される角部を除去する工程。◆この工程
は必ずしも必要ではないが、この工程により角部を除去
すれば後工程（７）の酸化が不要となる場合が多い。
【００１１】（４）前記半導体基板に形成した溝部分を
酸化する工程。◆この酸化により溝部分を厚さ数ｎｍ〜
数１０ｎｍ程度酸化する。この酸化により溝部分にバー
ズビークが成長して溝上端部に曲率が形成される。
酸化する工程。◆この酸化により溝部分を厚さ数ｎｍ〜
数１０ｎｍ程度酸化する。この酸化により溝部分にバー
ズビークが成長して溝上端部に曲率が形成される。
【００１２】（５）前記酸化させた溝内部に埋め込み絶
縁膜を埋め込む工程。◆埋め込み絶縁膜として使用する
材料は基本的に絶縁性の材料でかつ誘電率が低いことが
望ましい。これは、誘電率が大きい材料を使用すると、
後工程において配線材料をこの上部に堆積した場合に形
成される結合容量が大きくなるためである。この観点か
らは埋め込み材料としてはシリコン酸化膜等が好まし
く、多結晶シリコン等は好ましくない。
縁膜を埋め込む工程。◆埋め込み絶縁膜として使用する
材料は基本的に絶縁性の材料でかつ誘電率が低いことが
望ましい。これは、誘電率が大きい材料を使用すると、
後工程において配線材料をこの上部に堆積した場合に形
成される結合容量が大きくなるためである。この観点か
らは埋め込み材料としてはシリコン酸化膜等が好まし
く、多結晶シリコン等は好ましくない。
【００１３】（６）前記酸化防止膜の上に形成された前
記埋め込み絶縁膜を除去する工程。◆埋め込み絶縁膜
を、化学機械研磨（ＣＭＰ）法あるいはドライエッチン
グ法等を使用してエッチバックする。この場合、酸化防
止膜はエッチングストッパーとなり、酸化防止膜の下の
半導体基板のエッチングを防止する働きも持つ。
記埋め込み絶縁膜を除去する工程。◆埋め込み絶縁膜
を、化学機械研磨（ＣＭＰ）法あるいはドライエッチン
グ法等を使用してエッチバックする。この場合、酸化防
止膜はエッチングストッパーとなり、酸化防止膜の下の
半導体基板のエッチングを防止する働きも持つ。
【００１４】（７）前記酸化防止膜の上に形成された前
記埋め込み絶縁膜を除去した前記半導体基板を酸化する
工程。◆この工程により半導体基板の溝上端部の曲率が
成長してリーク電流増加防止に十分な曲率とする。ま
た、この酸化により埋め込み絶縁膜が緻密化されるとい
う効果もある。◆前工程（４）の酸化によって半導体基
板の溝上端部の曲率がリーク電流増加防止に十分となっ
ている場合には、この工程は不要である。◆この工程は
前工程（６）の前または次工程（８）の後に実施しても
構わない。なお、次工程（８）の後に実施する場合は、
半導体基板の表面も同時に酸化されることになるがこの
半導体基板の表面に形成された酸化膜は追酸化終了後に
除去することで素子分離酸化膜形成工程は完了する。
記埋め込み絶縁膜を除去した前記半導体基板を酸化する
工程。◆この工程により半導体基板の溝上端部の曲率が
成長してリーク電流増加防止に十分な曲率とする。ま
た、この酸化により埋め込み絶縁膜が緻密化されるとい
う効果もある。◆前工程（４）の酸化によって半導体基
板の溝上端部の曲率がリーク電流増加防止に十分となっ
ている場合には、この工程は不要である。◆この工程は
前工程（６）の前または次工程（８）の後に実施しても
構わない。なお、次工程（８）の後に実施する場合は、
半導体基板の表面も同時に酸化されることになるがこの
半導体基板の表面に形成された酸化膜は追酸化終了後に
除去することで素子分離酸化膜形成工程は完了する。
【００１５】（８）前記半導体基板の回路形成面の上に
形成された前記酸化防止膜を除去する工程。◆この工程
により素子分離酸化膜の形成工程は終了するので、この
素子分離酸化膜が形成された半導体基板にトランジスタ
等の回路を形成して半導体装置が形成される。
形成された前記酸化防止膜を除去する工程。◆この工程
により素子分離酸化膜の形成工程は終了するので、この
素子分離酸化膜が形成された半導体基板にトランジスタ
等の回路を形成して半導体装置が形成される。
【００１６】上記目的を達成するために本発明に係る半
導体装置は、半導体基板の回路形成面に形成された素子
分離酸化膜構造が溝分離構造である半導体装置であっ
て、前記半導体基板の回路形成面と前記溝分離構造を構
成する溝の深さ方向の前記半導体基板の側面とのなす角
度θを９０度＜θ＜１８０度の範囲となるように構成し
た。そしてこの構成により溝上端部での電界集中を防止
することができるので、半導体基板上に構成するトラン
ジスタや容量等の回路の耐圧特性の劣化に伴うリ−ク電
流増加を防止することができる。
導体装置は、半導体基板の回路形成面に形成された素子
分離酸化膜構造が溝分離構造である半導体装置であっ
て、前記半導体基板の回路形成面と前記溝分離構造を構
成する溝の深さ方向の前記半導体基板の側面とのなす角
度θを９０度＜θ＜１８０度の範囲となるように構成し
た。そしてこの構成により溝上端部での電界集中を防止
することができるので、半導体基板上に構成するトラン
ジスタや容量等の回路の耐圧特性の劣化に伴うリ−ク電
流増加を防止することができる。
【００１７】また、溝の内部をシリコン酸化物等の誘電
率の低い絶縁性材料で埋め込むことにより、半導体基板
上に構成する配線の結合容量を小さくすることができ、
半導体装置の信頼性をさらに高めることができる。
率の低い絶縁性材料で埋め込むことにより、半導体基板
上に構成する配線の結合容量を小さくすることができ、
半導体装置の信頼性をさらに高めることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態を図面に
示した実施例を参照して説明する。
示した実施例を参照して説明する。
【００１９】
【実施例】本発明の第１実施例であるＭＯＳ型トランジ
スタの製造工程を図２及び図３を用いて説明する。図２
は第１実施例のＭＯＳ型トランジスタの製造工程の模式
図、図３は第１実施例のＭＯＳ型トランジスタの製造工
程のフローチャートである。
スタの製造工程を図２及び図３を用いて説明する。図２
は第１実施例のＭＯＳ型トランジスタの製造工程の模式
図、図３は第１実施例のＭＯＳ型トランジスタの製造工
程のフローチャートである。
【００２０】第１実施例のＭＯＳ型トランジスタの製造
工程は次のようになる。◆ （１） シリコン基板１の表面を熱酸化して厚さ１０〜
数１０ｎｍのパッド酸化膜２を形成する〔図３（１０
１）〜（１０２）〕。
工程は次のようになる。◆ （１） シリコン基板１の表面を熱酸化して厚さ１０〜
数１０ｎｍのパッド酸化膜２を形成する〔図３（１０
１）〜（１０２）〕。
【００２１】（２） パッド酸化膜２の上に多結晶シリ
コン薄膜１８を厚さ１０〜２００ｎｍ程度堆積する〔図
３（１０３）〕。この多結晶シリコン薄膜１８は、素子
分離熱酸化膜５を形成した時の酸化防止膜として使用す
る。なお、パッド酸化膜２の形成を省略して、シリコン
基板１の上に直接多結晶シリコン膜１８を堆積しても構
わない。◆なお、以下の記載はパッド酸化膜２を形成し
たことを前提としている。従って、パッド酸化膜２の形
成を省略した場合、パッド酸化膜２に関する工程は不要
である。
コン薄膜１８を厚さ１０〜２００ｎｍ程度堆積する〔図
３（１０３）〕。この多結晶シリコン薄膜１８は、素子
分離熱酸化膜５を形成した時の酸化防止膜として使用す
る。なお、パッド酸化膜２の形成を省略して、シリコン
基板１の上に直接多結晶シリコン膜１８を堆積しても構
わない。◆なお、以下の記載はパッド酸化膜２を形成し
たことを前提としている。従って、パッド酸化膜２の形
成を省略した場合、パッド酸化膜２に関する工程は不要
である。
【００２２】（３） 多結晶シリコン膜１８の上にホト
レジスト１９を形成する〔図２（ｂ）、図３（１０
４）〕。
レジスト１９を形成する〔図２（ｂ）、図３（１０
４）〕。
【００２３】（４） 通常の露光法を使用して、素子分
離膜を形成する領域のホトレジスト１９を除去した後、
多結晶シリコン薄膜１８、パッド酸化膜２及びシリコン
基板１の一部をエッチング除去し、シリコン基板１の表
面に側壁が所定の角度（実質的には６０〜９０度程度）
を有する浅溝を形成する〔図２（ｃ）〜（ｄ）、図３
（１０５）〜（１０７）〕。
離膜を形成する領域のホトレジスト１９を除去した後、
多結晶シリコン薄膜１８、パッド酸化膜２及びシリコン
基板１の一部をエッチング除去し、シリコン基板１の表
面に側壁が所定の角度（実質的には６０〜９０度程度）
を有する浅溝を形成する〔図２（ｃ）〜（ｄ）、図３
（１０５）〜（１０７）〕。
【００２４】（５） ホトレジスト１９を除去した後、
熱酸化を行い、シリコン基板１の表面に形成した溝部分
を厚さ数ｎｍ〜数１０ｎｍ程度酸化する〔図２（ｅ）〜
（ｆ）、図３（１０８）〜（１０９）〕。なお、酸化防
止膜として堆積する多結晶シリコン薄膜１８の膜厚さ
は、この熱酸化時に多結晶シリコン薄膜１８が全て酸化
されて多結晶シリコン薄膜１８の下のシリコン基板１の
全体が酸化されないよう酸化防止膜として機能するに十
分な膜厚を確保しなければならない。この時、多結晶シ
リコン薄膜１８の表面も酸化される。パッド酸化膜２が
存在すると、パッド酸化膜２に接している多結晶シリコ
ン薄膜１８の下端及びシリコン基板１の上端近傍のシリ
コンは溝端から順に酸化されていき、いわゆるバーズビ
ークが形成され、結果としてシリコン基板１の上端近傍
の曲率化は促進される。この観点からは、パッド酸化膜
２は形成することが好ましい。
熱酸化を行い、シリコン基板１の表面に形成した溝部分
を厚さ数ｎｍ〜数１０ｎｍ程度酸化する〔図２（ｅ）〜
（ｆ）、図３（１０８）〜（１０９）〕。なお、酸化防
止膜として堆積する多結晶シリコン薄膜１８の膜厚さ
は、この熱酸化時に多結晶シリコン薄膜１８が全て酸化
されて多結晶シリコン薄膜１８の下のシリコン基板１の
全体が酸化されないよう酸化防止膜として機能するに十
分な膜厚を確保しなければならない。この時、多結晶シ
リコン薄膜１８の表面も酸化される。パッド酸化膜２が
存在すると、パッド酸化膜２に接している多結晶シリコ
ン薄膜１８の下端及びシリコン基板１の上端近傍のシリ
コンは溝端から順に酸化されていき、いわゆるバーズビ
ークが形成され、結果としてシリコン基板１の上端近傍
の曲率化は促進される。この観点からは、パッド酸化膜
２は形成することが好ましい。
【００２５】（６） この溝酸化では溝内部が完全に熱
酸化膜で埋め尽くされないので、この溝内部を完全に熱
酸化膜で埋め尽くすために、例えば化学気相蒸着法、ス
パッタ法等でシリコン酸化膜等の絶縁膜９を堆積し溝内
部を埋め込む（以下、溝内部を埋め込む絶縁膜９を埋め
込み絶縁膜９という）〔図２（ｇ）、図３（１１
０）〕。埋め込み絶縁膜９として使用する材料は基本的
に絶縁性の材料でかつ誘電率が低いことが望ましい。こ
れは、誘電率が大きい材料を使用すると、後工程におい
て配線材料をこの上部に堆積した場合に形成される結合
容量が大きくなるためである。この観点からは埋め込み
材料として多結晶シリコンを使用することは好ましくな
い。
酸化膜で埋め尽くされないので、この溝内部を完全に熱
酸化膜で埋め尽くすために、例えば化学気相蒸着法、ス
パッタ法等でシリコン酸化膜等の絶縁膜９を堆積し溝内
部を埋め込む（以下、溝内部を埋め込む絶縁膜９を埋め
込み絶縁膜９という）〔図２（ｇ）、図３（１１
０）〕。埋め込み絶縁膜９として使用する材料は基本的
に絶縁性の材料でかつ誘電率が低いことが望ましい。こ
れは、誘電率が大きい材料を使用すると、後工程におい
て配線材料をこの上部に堆積した場合に形成される結合
容量が大きくなるためである。この観点からは埋め込み
材料として多結晶シリコンを使用することは好ましくな
い。
【００２６】（７） 埋め込み絶縁膜９を化学機械研磨
（ＣＭＰ）法あるいはドライエッチング法等を使用して
エッチバックする〔図２（ｇ）、図３（１１１）〕。こ
の場合、酸化防止膜として使用した多結晶シリコン薄膜
１８はエッチングストッパーとなり、多結晶シリコン薄
膜１８の下のシリコン基板１がエッチングされることを
防止する働きも持つ。
（ＣＭＰ）法あるいはドライエッチング法等を使用して
エッチバックする〔図２（ｇ）、図３（１１１）〕。こ
の場合、酸化防止膜として使用した多結晶シリコン薄膜
１８はエッチングストッパーとなり、多結晶シリコン薄
膜１８の下のシリコン基板１がエッチングされることを
防止する働きも持つ。
【００２７】（８） シリコン基板１の溝部分の酸化で
成長したバーズビークによる溝上端部１２の曲率がリー
ク電流増加防止に十分である場合には、多結晶シリコン
薄膜１８及びパッド酸化膜２を除去することで素子分離
酸化膜の形成工程は完了する〔図２（ｈ）（ｉ）、図３
（１１３）〕。
成長したバーズビークによる溝上端部１２の曲率がリー
ク電流増加防止に十分である場合には、多結晶シリコン
薄膜１８及びパッド酸化膜２を除去することで素子分離
酸化膜の形成工程は完了する〔図２（ｈ）（ｉ）、図３
（１１３）〕。
【００２８】シリコン基板１の溝部分の酸化で成長した
バーズビークによる溝上端部１２の曲率がリーク電流増
加防止に十分でない場合には、埋め込み絶縁膜９をエッ
チバックした後で再び熱酸化（以下、追酸化という）を
実施する〔図２（ｌ）、図３（１１２）〕。
バーズビークによる溝上端部１２の曲率がリーク電流増
加防止に十分でない場合には、埋め込み絶縁膜９をエッ
チバックした後で再び熱酸化（以下、追酸化という）を
実施する〔図２（ｌ）、図３（１１２）〕。
【００２９】この場合、シリコン基板１の溝内部には既
に埋め込み絶縁膜９が形成されているので、次の理由に
より酸化は溝上端部１２の近傍から進行し、溝内部はほ
とんど酸化されない。すなわち、溝内部は埋め込み絶縁
膜９を介して熱酸化を行うことになるがこの場合、シリ
コン基板を直接酸化する場合と比較して酸化種が埋め込
み絶縁膜９を拡散してシリコン基板１に到達する分だけ
時間を要するので、数分程度の短い時間では実質的には
酸化はほとんど進行しない。一方、溝上端部１２には化
学気相蒸着法またはスパッタ法で溝側壁と溝上面に堆積
された埋め込み酸化膜９の接合部の弱い境界層が存在す
るため、この弱い境界層に沿って酸化種が相対的に高速
で拡散することが可能となり、結果として溝上端部１２
には酸化種が短時間（酸化温度８５０℃で１０分以上）
で供給されることになり、溝上端部１２の近傍のみが酸
化され、溝上端部１２の曲率形成を促進することにな
る。
に埋め込み絶縁膜９が形成されているので、次の理由に
より酸化は溝上端部１２の近傍から進行し、溝内部はほ
とんど酸化されない。すなわち、溝内部は埋め込み絶縁
膜９を介して熱酸化を行うことになるがこの場合、シリ
コン基板を直接酸化する場合と比較して酸化種が埋め込
み絶縁膜９を拡散してシリコン基板１に到達する分だけ
時間を要するので、数分程度の短い時間では実質的には
酸化はほとんど進行しない。一方、溝上端部１２には化
学気相蒸着法またはスパッタ法で溝側壁と溝上面に堆積
された埋め込み酸化膜９の接合部の弱い境界層が存在す
るため、この弱い境界層に沿って酸化種が相対的に高速
で拡散することが可能となり、結果として溝上端部１２
には酸化種が短時間（酸化温度８５０℃で１０分以上）
で供給されることになり、溝上端部１２の近傍のみが酸
化され、溝上端部１２の曲率形成を促進することにな
る。
【００３０】さらに、この追酸化により埋め込み絶縁膜
９が緻密化されるという効果もある。そして追酸化終了
後多結晶シリコン薄膜１８及びパッド酸化膜２を除去す
ることで素子分離酸化膜形成工程は完了する〔図２
（ｍ）、図３（１１３）〕。
９が緻密化されるという効果もある。そして追酸化終了
後多結晶シリコン薄膜１８及びパッド酸化膜２を除去す
ることで素子分離酸化膜形成工程は完了する〔図２
（ｍ）、図３（１１３）〕。
【００３１】この追酸化は、多結晶シリコン薄膜１８を
除去してから行ってもよい。この場合、シリコン基板１
の表面も同時に酸化されることになるがこのシリコン基
板１の表面に形成された酸化膜は追酸化終了後に除去す
ることで素子分離酸化膜形成工程は完了する。
除去してから行ってもよい。この場合、シリコン基板１
の表面も同時に酸化されることになるがこのシリコン基
板１の表面に形成された酸化膜は追酸化終了後に除去す
ることで素子分離酸化膜形成工程は完了する。
【００３２】（９） シリコン基板１の上にトランジス
タ構造等を形成する〔図２（ｊ）、（ｈ）、図３（１１
４）〜（１２２）〕。◆トランジスタ構造等の製造工程
は従来の製造技術であれば良く特に限定されるものでは
ないが、以下にＭＯＳ型トランジスタ構造の代表的な製
造工程を説明する。
タ構造等を形成する〔図２（ｊ）、（ｈ）、図３（１１
４）〜（１２２）〕。◆トランジスタ構造等の製造工程
は従来の製造技術であれば良く特に限定されるものでは
ないが、以下にＭＯＳ型トランジスタ構造の代表的な製
造工程を説明する。
【００３３】（ａ） ゲート酸化膜６として、シリコン
酸化膜、窒化ケイ素膜、酸窒化膜、強誘電体薄膜等のい
ずれか、あるいはこれらの積層体をシリコン基板１の上
に形成する。◆これらの薄膜は例えばＣＶＤ等により形
成することができる。また、シリコン酸化膜はシリコン
基板１の熱酸化で形成しても良い。
酸化膜、窒化ケイ素膜、酸窒化膜、強誘電体薄膜等のい
ずれか、あるいはこれらの積層体をシリコン基板１の上
に形成する。◆これらの薄膜は例えばＣＶＤ等により形
成することができる。また、シリコン酸化膜はシリコン
基板１の熱酸化で形成しても良い。
【００３４】（ｂ） 多結晶シリコン薄膜、タングステ
ン等の金属薄膜、シリサイド薄膜のいずれか、あるいは
これらの積層体を形成した後、不要箇所をエッチング加
工等で除去してゲート電極７を形成する。
ン等の金属薄膜、シリサイド薄膜のいずれか、あるいは
これらの積層体を形成した後、不要箇所をエッチング加
工等で除去してゲート電極７を形成する。
【００３５】（ｃ） 不純物の導入、一層目配線１０の
形成、層間絶縁膜１１等を形成する。さらに必要に応じ
て二層目以降の配線及び絶縁膜を形成する。◆上記のＭ
ＯＳ型トランジスタはＤＲＡＭ（Dynamic Random Acces
s Memory）、ＳＲＡＭ（Static Random Access Memor
y）等のメモリ回路あるいは演算回路等に使用すること
ができる。
形成、層間絶縁膜１１等を形成する。さらに必要に応じ
て二層目以降の配線及び絶縁膜を形成する。◆上記のＭ
ＯＳ型トランジスタはＤＲＡＭ（Dynamic Random Acces
s Memory）、ＳＲＡＭ（Static Random Access Memor
y）等のメモリ回路あるいは演算回路等に使用すること
ができる。
【００３６】第１実施例によれば、ＭＯＳ型トランジス
タの製造工程において、素子分離酸化膜構造として溝分
離構造を形成する際にシリコン基板の溝上端部近傍に鋭
角部が残留することを防止し、シリコン基板の溝上端部
近傍に曲率部あるいは鈍角部を形成することでゲート電
極膜端部近傍の電界集中に起因したＭＯＳ型トランジス
タのリーク電流増加あるいは耐圧特性の低下を防止でき
トランジスタの電気的信頼性を向上できるという効果が
ある。
タの製造工程において、素子分離酸化膜構造として溝分
離構造を形成する際にシリコン基板の溝上端部近傍に鋭
角部が残留することを防止し、シリコン基板の溝上端部
近傍に曲率部あるいは鈍角部を形成することでゲート電
極膜端部近傍の電界集中に起因したＭＯＳ型トランジス
タのリーク電流増加あるいは耐圧特性の低下を防止でき
トランジスタの電気的信頼性を向上できるという効果が
ある。
【００３７】なお、第１実施例は、熱酸化する前のシリ
コン基板の溝上端部がほぼ直角であることからシリコン
基板の溝上端部近傍の曲率が十分なものにならない場合
があるが、酸化防止膜である多結晶シリコンが酸化され
やすいため、酸化防止膜が酸化されにくい材料に較べれ
ば、シリコン基板の体積膨張に対する拘束力は低く、追
酸化を必要としない場合がある。また、溝の加工が容易
であり生産性点でも優れている。
コン基板の溝上端部がほぼ直角であることからシリコン
基板の溝上端部近傍の曲率が十分なものにならない場合
があるが、酸化防止膜である多結晶シリコンが酸化され
やすいため、酸化防止膜が酸化されにくい材料に較べれ
ば、シリコン基板の体積膨張に対する拘束力は低く、追
酸化を必要としない場合がある。また、溝の加工が容易
であり生産性点でも優れている。
【００３８】次に、本発明の第２実施例であるＭＯＳ型
トランジスタの製造工程を図４及び図５に示す。図４は
第２実施例のＭＯＳ型トランジスタの製造工程の模式
図、図５は第２実施例のＭＯＳ型トランジスタの製造工
程のフローチャートである。
トランジスタの製造工程を図４及び図５に示す。図４は
第２実施例のＭＯＳ型トランジスタの製造工程の模式
図、図５は第２実施例のＭＯＳ型トランジスタの製造工
程のフローチャートである。
【００３９】第２実施例のＭＯＳ型トランジスタの製造
工程は第１実施の製造工程の（４）を次のように変更し
たものである。製造工程の（４）以外は第１実施例と同
じなので詳細説明は省略する。
工程は第１実施の製造工程の（４）を次のように変更し
たものである。製造工程の（４）以外は第１実施例と同
じなので詳細説明は省略する。
【００４０】（４） 通常の露光法を使用して、素子分
離膜を形成する領域のホトレジスト１９を除去した後、
多結晶シリコン薄膜１８、パッド酸化膜２及びシリコン
基板１の一部をエッチング除去し、シリコン基板１の表
面に浅溝を形成する。このシリコン基板表面の溝形成に
おいては、溝上端近傍では等方性のエッチングを施し、
溝上端近傍に曲率を形成し、その後異方性エッチングを
施し等方性エッチング部１３のような傾斜部を有する溝
形状を形成する。なお、溝下端近傍の溝側壁の角度は必
ずしも９０度である必要はなく、所定の傾斜（実質的に
は６０〜９０度の範囲）が形成されていても構わない
〔図４（ｃ）〜（ｅ）、図５（２０５）〜（２０
７）〕。
離膜を形成する領域のホトレジスト１９を除去した後、
多結晶シリコン薄膜１８、パッド酸化膜２及びシリコン
基板１の一部をエッチング除去し、シリコン基板１の表
面に浅溝を形成する。このシリコン基板表面の溝形成に
おいては、溝上端近傍では等方性のエッチングを施し、
溝上端近傍に曲率を形成し、その後異方性エッチングを
施し等方性エッチング部１３のような傾斜部を有する溝
形状を形成する。なお、溝下端近傍の溝側壁の角度は必
ずしも９０度である必要はなく、所定の傾斜（実質的に
は６０〜９０度の範囲）が形成されていても構わない
〔図４（ｃ）〜（ｅ）、図５（２０５）〜（２０
７）〕。
【００４１】なお、第２実施例は第１実施例に較べ、浅
溝形成時のエッチング工程が複雑になるが上記のように
浅溝形成時にシリコン基板１の溝上端部に等方性エッチ
ング部１３を設けることにより、初回の熱酸化でのシリ
コン基板１の溝上端部の酸化が促進されさらに追酸化の
必要性が低くなる。
溝形成時のエッチング工程が複雑になるが上記のように
浅溝形成時にシリコン基板１の溝上端部に等方性エッチ
ング部１３を設けることにより、初回の熱酸化でのシリ
コン基板１の溝上端部の酸化が促進されさらに追酸化の
必要性が低くなる。
【００４２】次に、本発明の第３実施例であるＭＯＳ型
トランジスタの製造工程を図６及び図７を用いて説明す
る。図６は第３実施例のＭＯＳ型トランジスタの製造工
程の模式図、図７は第３実施例のＭＯＳ型トランジスタ
の製造工程のフローチャートである。
トランジスタの製造工程を図６及び図７を用いて説明す
る。図６は第３実施例のＭＯＳ型トランジスタの製造工
程の模式図、図７は第３実施例のＭＯＳ型トランジスタ
の製造工程のフローチャートである。
【００４３】第３実施例のＭＯＳ型トランジスタの製造
工程は次のようになる。◆ （１） シリコン基板１の表面を熱酸化して厚さ１０〜
数１０ｎｍのパッド酸化膜２を形成する〔図７（３０
１）〜（３０２）〕。
工程は次のようになる。◆ （１） シリコン基板１の表面を熱酸化して厚さ１０〜
数１０ｎｍのパッド酸化膜２を形成する〔図７（３０
１）〜（３０２）〕。
【００４４】（２） パッド酸化膜２の上に耐酸化性の
高い窒化ケイ素膜１７を厚さ１０〜２００ｎｍ程度堆積
する〔図７（１０３）〕。この窒化ケイ素膜１７は、素
子分離熱酸化膜５を形成した時の酸化防止膜として使用
する。なお、パッド酸化膜２の形成を省略して、シリコ
ン基板１の上に直接耐酸化性の高い窒化ケイ素膜１７を
堆積しても構わない。あるいは、パッド酸化膜２と多結
晶シリコン薄膜を介して、または多結晶シリコン薄膜の
みを介して窒化ケイ素膜１７を堆積する。いずれの場合
も窒化ケイ素膜１７が最表面に存在する構造とする。
高い窒化ケイ素膜１７を厚さ１０〜２００ｎｍ程度堆積
する〔図７（１０３）〕。この窒化ケイ素膜１７は、素
子分離熱酸化膜５を形成した時の酸化防止膜として使用
する。なお、パッド酸化膜２の形成を省略して、シリコ
ン基板１の上に直接耐酸化性の高い窒化ケイ素膜１７を
堆積しても構わない。あるいは、パッド酸化膜２と多結
晶シリコン薄膜を介して、または多結晶シリコン薄膜の
みを介して窒化ケイ素膜１７を堆積する。いずれの場合
も窒化ケイ素膜１７が最表面に存在する構造とする。
【００４５】なお、以下の記載は多結晶シリコン薄膜お
よびパッド酸化膜２を形成したことを前提としている。
従って、多結晶シリコン薄膜およびパッド酸化膜２の形
成を省略した場合、多結晶シリコン薄膜およびパッド酸
化膜２に関する工程は不要である。
よびパッド酸化膜２を形成したことを前提としている。
従って、多結晶シリコン薄膜およびパッド酸化膜２の形
成を省略した場合、多結晶シリコン薄膜およびパッド酸
化膜２に関する工程は不要である。
【００４６】（３） 窒化ケイ素膜１７上にホトレジス
ト１９を形成する〔図６（ｂ）、図７（３０４）〕。
ト１９を形成する〔図６（ｂ）、図７（３０４）〕。
【００４７】（４） 通常の露光法を使用して、素子分
離膜を形成する領域のホトレジスト１９を除去した後、
窒化ケイ素膜１７、パッド酸化膜２及び多結晶シリコン
薄膜をエッチング除去する。次にフォトレジスを除去し
て、シリコン基板１の表面にドライエッチング法を使用
して浅溝を形成する。このシリコン基板表面の溝形成に
おいては、溝上端近傍では等方性のエッチングを施し、
溝上端近傍に曲率を形成し、その後異方性エッチングを
施し等方性エッチング部１３のような傾斜部を有する溝
形状を形成する。なお、溝下端近傍の溝側壁の角度は必
ずしも９０度である必要はなく、所定の傾斜（実質的に
は６０〜９０度の範囲）が形成されていても構わない
〔図６（ｃ）〜（ｅ）、図７（３０５）〜（３０
８）〕。
離膜を形成する領域のホトレジスト１９を除去した後、
窒化ケイ素膜１７、パッド酸化膜２及び多結晶シリコン
薄膜をエッチング除去する。次にフォトレジスを除去し
て、シリコン基板１の表面にドライエッチング法を使用
して浅溝を形成する。このシリコン基板表面の溝形成に
おいては、溝上端近傍では等方性のエッチングを施し、
溝上端近傍に曲率を形成し、その後異方性エッチングを
施し等方性エッチング部１３のような傾斜部を有する溝
形状を形成する。なお、溝下端近傍の溝側壁の角度は必
ずしも９０度である必要はなく、所定の傾斜（実質的に
は６０〜９０度の範囲）が形成されていても構わない
〔図６（ｃ）〜（ｅ）、図７（３０５）〜（３０
８）〕。
【００４８】（５） ホトレジスト１９を除去した後、
熱酸化を行い、シリコン基板１の表面に形成した溝部分
を厚さ数ｎｍ〜数１０ｎｍ程度酸化する〔図６（ｅ）〜
（ｆ）、図７（３０９）〕。なお、酸化防止膜として窒
化ケイ素膜１７の膜厚さは、この熱酸化時に窒化ケイ素
膜１７が全て酸化されて窒化ケイ素膜１７の下のシリコ
ン基板１の全体が酸化されないよう酸化防止膜として機
能するに十分な膜厚を確保しなければならない。この窒
化ケイ素膜１７は耐酸化性が高いので第１実施例および
第２実施例の多結晶シリコン薄膜１８よりは膜厚を薄く
することができる。パッド酸化膜２が存在すると、パッ
ド酸化膜２に接しているシリコン基板１の上端部近傍の
シリコンおよび多結晶シリコン薄膜下端は溝端から順に
酸化されていき、いわゆるバーズビークが形成され、結
果としてシリコン基板１の上端近傍の曲率化は促進され
る。この観点からは、パッド酸化膜２は形成することが
好ましい。
熱酸化を行い、シリコン基板１の表面に形成した溝部分
を厚さ数ｎｍ〜数１０ｎｍ程度酸化する〔図６（ｅ）〜
（ｆ）、図７（３０９）〕。なお、酸化防止膜として窒
化ケイ素膜１７の膜厚さは、この熱酸化時に窒化ケイ素
膜１７が全て酸化されて窒化ケイ素膜１７の下のシリコ
ン基板１の全体が酸化されないよう酸化防止膜として機
能するに十分な膜厚を確保しなければならない。この窒
化ケイ素膜１７は耐酸化性が高いので第１実施例および
第２実施例の多結晶シリコン薄膜１８よりは膜厚を薄く
することができる。パッド酸化膜２が存在すると、パッ
ド酸化膜２に接しているシリコン基板１の上端部近傍の
シリコンおよび多結晶シリコン薄膜下端は溝端から順に
酸化されていき、いわゆるバーズビークが形成され、結
果としてシリコン基板１の上端近傍の曲率化は促進され
る。この観点からは、パッド酸化膜２は形成することが
好ましい。
【００４９】（６） この溝酸化では溝内部が完全に熱
酸化膜で埋め尽くされないので、この溝内部を完全に熱
酸化膜で埋め尽くすために、例えば化学気相蒸着法、ス
パッタ法等でシリコン酸化膜等の絶縁膜９を堆積し溝内
部を埋め込む（以下、溝内部を埋め込む絶縁膜９を埋め
込み絶縁膜９という）〔図６（ｇ）、図７（３１
０）〕。埋め込み絶縁膜９として使用する材料は基本的
に絶縁性の材料でかつ誘電率が低いことが望ましい。こ
れは、誘電率が大きい材料を使用すると、後工程におい
て配線材料をこの上部に堆積した場合に形成される結合
容量が大きくなるためである。この観点からは埋め込み
材料として多結晶シリコンを使用することは好ましくな
い。
酸化膜で埋め尽くされないので、この溝内部を完全に熱
酸化膜で埋め尽くすために、例えば化学気相蒸着法、ス
パッタ法等でシリコン酸化膜等の絶縁膜９を堆積し溝内
部を埋め込む（以下、溝内部を埋め込む絶縁膜９を埋め
込み絶縁膜９という）〔図６（ｇ）、図７（３１
０）〕。埋め込み絶縁膜９として使用する材料は基本的
に絶縁性の材料でかつ誘電率が低いことが望ましい。こ
れは、誘電率が大きい材料を使用すると、後工程におい
て配線材料をこの上部に堆積した場合に形成される結合
容量が大きくなるためである。この観点からは埋め込み
材料として多結晶シリコンを使用することは好ましくな
い。
【００５０】（７） シリコン基板１の溝部分の酸化で
成長したバーズビークによる溝上端部１２の曲率がリー
ク電流増加防止に十分である場合には、埋め込み絶縁膜
９をエッチバックした後、残存した窒化ケイ素膜１７、
多結晶シリコン及びパッド酸化膜２を除去することで素
子分離酸化膜の形成工程は完了する〔図６（ｈ）
（ｉ）、図７（３１３）〕。
成長したバーズビークによる溝上端部１２の曲率がリー
ク電流増加防止に十分である場合には、埋め込み絶縁膜
９をエッチバックした後、残存した窒化ケイ素膜１７、
多結晶シリコン及びパッド酸化膜２を除去することで素
子分離酸化膜の形成工程は完了する〔図６（ｈ）
（ｉ）、図７（３１３）〕。
【００５１】シリコン基板１の溝部分の酸化で成長した
バーズビークによる溝上端部１２の曲率がリーク電流増
加防止に十分でない場合には、埋め込み絶縁膜９をエッ
チバックする前に再び熱酸化（以下、追酸化という）を
実施する〔図６（ｌ）、図７（３１２）〕。
バーズビークによる溝上端部１２の曲率がリーク電流増
加防止に十分でない場合には、埋め込み絶縁膜９をエッ
チバックする前に再び熱酸化（以下、追酸化という）を
実施する〔図６（ｌ）、図７（３１２）〕。
【００５２】この場合、シリコン基板１の溝内部には既
に埋め込み絶縁膜９が形成されているので、次の理由に
より酸化は溝上端部１２の近傍から進行し、溝内部はほ
とんど酸化されない。
に埋め込み絶縁膜９が形成されているので、次の理由に
より酸化は溝上端部１２の近傍から進行し、溝内部はほ
とんど酸化されない。
【００５３】すなわち、溝内部は埋め込み絶縁膜９を介
して熱酸化を行うことになるがこの場合、シリコン基板
を直接酸化する場合と比較して酸化種が埋め込み絶縁膜
９を拡散してシリコン基板１に到達する分だけ時間を要
するので、数分程度の短い時間では実質的には酸化はほ
とんど進行しない。一方、溝上端部１２には化学気相蒸
着法またはスパッタ法で溝側壁と溝上面に堆積された埋
め込み酸化膜９の接合部の弱い境界層が存在するため、
この弱い境界層に沿って酸化種が相対的に高速で拡散す
ることが可能となり、結果として溝上端部１２には酸化
種が短時間（酸化温度８５０℃で１０分以上）で供給さ
れることになり、溝上端部１２の近傍のみが酸化され、
溝上端部１２の曲率形成を促進することになる。
して熱酸化を行うことになるがこの場合、シリコン基板
を直接酸化する場合と比較して酸化種が埋め込み絶縁膜
９を拡散してシリコン基板１に到達する分だけ時間を要
するので、数分程度の短い時間では実質的には酸化はほ
とんど進行しない。一方、溝上端部１２には化学気相蒸
着法またはスパッタ法で溝側壁と溝上面に堆積された埋
め込み酸化膜９の接合部の弱い境界層が存在するため、
この弱い境界層に沿って酸化種が相対的に高速で拡散す
ることが可能となり、結果として溝上端部１２には酸化
種が短時間（酸化温度８５０℃で１０分以上）で供給さ
れることになり、溝上端部１２の近傍のみが酸化され、
溝上端部１２の曲率形成を促進することになる。
【００５４】この追酸化で成長したバーズビークによる
溝上端部１２の曲率がリーク電流増加防止に十分である
場合には、埋め込み絶縁膜９をエッチバックした後、残
存した窒化ケイ素膜１７、多結晶シリコン及びパッド酸
化膜２を除去することで素子分離酸化膜の形成工程は完
了する〔図６（ｍ）、図７（３１３）〕。◆なお、この
追酸化は、必ずしも埋め込み絶縁膜９のエッチバック前
に行う必要はなく、第１実施例のように埋め込み絶縁膜
９のエッチバック後に行ってもよい。
溝上端部１２の曲率がリーク電流増加防止に十分である
場合には、埋め込み絶縁膜９をエッチバックした後、残
存した窒化ケイ素膜１７、多結晶シリコン及びパッド酸
化膜２を除去することで素子分離酸化膜の形成工程は完
了する〔図６（ｍ）、図７（３１３）〕。◆なお、この
追酸化は、必ずしも埋め込み絶縁膜９のエッチバック前
に行う必要はなく、第１実施例のように埋め込み絶縁膜
９のエッチバック後に行ってもよい。
【００５５】（８） シリコン基板１の上にトランジス
タ構造等を形成する〔図６（ｊ）、（ｎ）、図７（３１
４）〜（３２２）〕。◆トランジスタ構造等の製造工程
は従来の製造技術であれば良く特に限定されるものでは
ないが、以下にＭＯＳ型トランジスタ構造の代表的な製
造工程を説明する。
タ構造等を形成する〔図６（ｊ）、（ｎ）、図７（３１
４）〜（３２２）〕。◆トランジスタ構造等の製造工程
は従来の製造技術であれば良く特に限定されるものでは
ないが、以下にＭＯＳ型トランジスタ構造の代表的な製
造工程を説明する。
【００５６】（ａ） ゲート酸化膜６として、シリコン
酸化膜、窒化ケイ素膜、酸窒化膜、強誘電体薄膜等のい
ずれか、あるいはこれらの積層体をシリコン基板１の上
に形成する。◆これらの薄膜は例えばＣＶＤ等により形
成することができる。また、シリコン酸化膜はシリコン
基板１の熱酸化で形成しても良い。
酸化膜、窒化ケイ素膜、酸窒化膜、強誘電体薄膜等のい
ずれか、あるいはこれらの積層体をシリコン基板１の上
に形成する。◆これらの薄膜は例えばＣＶＤ等により形
成することができる。また、シリコン酸化膜はシリコン
基板１の熱酸化で形成しても良い。
【００５７】（ｂ） 多結晶シリコン薄膜、タングステ
ン等の金属薄膜、シリサイド薄膜のいずれか、あるいは
これらの積層体を形成した後、不要箇所をエッチング加
工等で除去してゲート電極７を形成する。
ン等の金属薄膜、シリサイド薄膜のいずれか、あるいは
これらの積層体を形成した後、不要箇所をエッチング加
工等で除去してゲート電極７を形成する。
【００５８】（ｃ） 不純物の導入、一層目配線１０の
形成、層間絶縁膜１１等を形成する。さらに必要に応じ
て二層目以降の配線及び絶縁膜を形成する。
形成、層間絶縁膜１１等を形成する。さらに必要に応じ
て二層目以降の配線及び絶縁膜を形成する。
【００５９】上記のＭＯＳ型トランジスタはＤＲＡＭ
（Dynamic Random Access Memory）、ＳＲＡＭ（Static
Random Access Memory）等のメモリ回路あるいは演算
回路等に使用することができる。
（Dynamic Random Access Memory）、ＳＲＡＭ（Static
Random Access Memory）等のメモリ回路あるいは演算
回路等に使用することができる。
【００６０】第３実施例においては、ＭＯＳ型トランジ
スタの製造工程において、素子分離酸化膜構造として溝
分離構造を形成する際にシリコン基板の溝上端部近傍に
鋭角部が残留することを防止し、シリコン基板の溝上端
部近傍に曲率部あるいは鈍角部を形成することでゲート
電極膜端部近傍の電界集中に起因したＭＯＳ型トランジ
スタのリーク電流増加あるいは耐圧特性の低下を防止で
きトランジスタの電気的信頼性を向上できるという効果
がある。
スタの製造工程において、素子分離酸化膜構造として溝
分離構造を形成する際にシリコン基板の溝上端部近傍に
鋭角部が残留することを防止し、シリコン基板の溝上端
部近傍に曲率部あるいは鈍角部を形成することでゲート
電極膜端部近傍の電界集中に起因したＭＯＳ型トランジ
スタのリーク電流増加あるいは耐圧特性の低下を防止で
きトランジスタの電気的信頼性を向上できるという効果
がある。
【００６１】なお、実施例３によれば、酸化防止膜とし
て耐酸化性の高い窒化ケイ素膜１７を使用するため、酸
化防止膜の膜厚を薄くすることができ、最終工程におけ
る酸化防止膜の除去が容易になる。
て耐酸化性の高い窒化ケイ素膜１７を使用するため、酸
化防止膜の膜厚を薄くすることができ、最終工程におけ
る酸化防止膜の除去が容易になる。
【００６２】また、第３実施例は第２実施例と同様に、
浅溝形成時のエッチング工程が複雑になるが上記のよう
に浅溝形成時にシリコン基板１の溝上端部に等方性エッ
チング部１３を設けることにより、初回の熱酸化でのシ
リコン基板１の溝上端部の酸化が促進されさらに追酸化
の必要性が低くなる。
浅溝形成時のエッチング工程が複雑になるが上記のよう
に浅溝形成時にシリコン基板１の溝上端部に等方性エッ
チング部１３を設けることにより、初回の熱酸化でのシ
リコン基板１の溝上端部の酸化が促進されさらに追酸化
の必要性が低くなる。
【００６３】次に、本発明の第４実施例であるＭＯＳ型
トランジスタの製造工程を図８及び図９を用いて説明す
る。図８は第４実施例のＭＯＳ型トランジスタの製造工
程の模式図、図９は第３実施例のＭＯＳ型トランジスタ
の製造工程のフローチャートである。
トランジスタの製造工程を図８及び図９を用いて説明す
る。図８は第４実施例のＭＯＳ型トランジスタの製造工
程の模式図、図９は第３実施例のＭＯＳ型トランジスタ
の製造工程のフローチャートである。
【００６４】（４） 通常の露光法を使用して、素子分
離膜を形成する領域のホトレジスト１９を除去した後、
窒化ケイ素膜１７、パッド酸化膜２及び多結晶シリコン
薄膜をエッチング除去する。次にフォトレジスを除去し
て、シリコン基板１の表面にドライエッチング法を使用
して浅溝を形成する。なお、溝下端近傍の溝側壁の角度
は必ずしも９０度である必要はなく、所定の傾斜（実質
的には６０〜９０度の範囲）が形成されていても構わな
い〔図８（ｃ）〜（ｅ）、図９（４０５）〜（４０
８）〕。
離膜を形成する領域のホトレジスト１９を除去した後、
窒化ケイ素膜１７、パッド酸化膜２及び多結晶シリコン
薄膜をエッチング除去する。次にフォトレジスを除去し
て、シリコン基板１の表面にドライエッチング法を使用
して浅溝を形成する。なお、溝下端近傍の溝側壁の角度
は必ずしも９０度である必要はなく、所定の傾斜（実質
的には６０〜９０度の範囲）が形成されていても構わな
い〔図８（ｃ）〜（ｅ）、図９（４０５）〜（４０
８）〕。
【００６５】第４実施例によれば、第３実施例と同様に
酸化防止膜として耐酸化性の高い窒化ケイ素膜１７を使
用するため、酸化防止膜の膜厚を薄くすることができ、
最終工程における酸化防止膜の除去が容易になる。◆ま
た、第４実施例は溝の加工が容易であり生産性が優れて
いる。
酸化防止膜として耐酸化性の高い窒化ケイ素膜１７を使
用するため、酸化防止膜の膜厚を薄くすることができ、
最終工程における酸化防止膜の除去が容易になる。◆ま
た、第４実施例は溝の加工が容易であり生産性が優れて
いる。
【００６６】
【発明の効果】本発明によれば、溝分離構造を有する半
導体装置において、回路を構成するトランジスタや容量
の耐圧特性を劣化させることのない半導体装置及びその
製造方法を提供することができる。
導体装置において、回路を構成するトランジスタや容量
の耐圧特性を劣化させることのない半導体装置及びその
製造方法を提供することができる。
【図１】従来の選択酸化法における溝分離構造の製造工
程の模式図である。
程の模式図である。
【図２】本願に係る第１実施例のＭＯＳ型トランジスタ
の製造工程の模式図である。
の製造工程の模式図である。
【図３】本願に係る第１実施例のＭＯＳ型トランジスタ
の製造工程のフローチャートである。
の製造工程のフローチャートである。
【図４】本願に係る第２実施例のＭＯＳ型トランジスタ
の製造工程の模式図である。
の製造工程の模式図である。
【図５】本願に係る第２実施例のＭＯＳ型トランジスタ
の製造工程のフローチャートである。
の製造工程のフローチャートである。
【図６】本願に係る第３実施例のＭＯＳ型トランジスタ
の製造工程の模式図である。
の製造工程の模式図である。
【図７】本願に係る第３実施例のＭＯＳ型トランジスタ
の製造工程のフローチャートである。
の製造工程のフローチャートである。
【図８】本願に係る第４実施例のＭＯＳ型トランジスタ
の製造工程の模式図である。
の製造工程の模式図である。
【図９】本願に係る第４実施例のＭＯＳ型トランジスタ
の製造工程のフローチャートである。
の製造工程のフローチャートである。
１…シリコン基板、２…パッド酸化膜、６…ゲート酸化
膜、９…埋め込み絶縁膜、１２…溝上端部、１３…等方
性エッチ部、１７…窒化ケイ素膜、１８…多結晶シリコ
ン膜、１９…フォトレジスト。
膜、９…埋め込み絶縁膜、１２…溝上端部、１３…等方
性エッチ部、１７…窒化ケイ素膜、１８…多結晶シリコ
ン膜、１９…フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 範夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (6)
- 【請求項１】次の工程を含む半導体装置の製造方法。 （１）半導体基板の回路形成面に酸化防止膜を形成する
工程。 （２）前記半導体基板の回路形成面の所望の位置に前記
半導体基板に溝が形成されるような所定の深さの溝を形
成する工程。 （３）前記半導体基板に形成した溝部分を酸化する工
程。 （４）前記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程。 （５）前記酸化防止膜の上に形成された前記埋め込み絶
縁膜を除去する工程。 （６）前記半導体基板の回路形成面の上に形成された前
記酸化防止膜を除去する工程。 - 【請求項２】次の工程を含む半導体装置の製造方法。 （１）半導体基板の回路形成面に酸化防止膜を形成する
工程。 （２）前記半導体基板の回路形成面の所望の位置に前記
半導体基板に溝が形成されるような所定の深さの溝を形
成する工程。 （３）前記溝によって前記半導体基板の回路形成面に形
成される角部を除去する工程。 （４）前記半導体基板に形成した溝部分を酸化する工
程。 （５）前記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程。 （６）前記酸化防止膜の上に形成された前記埋め込み絶
縁膜を除去する工程。 （７）前記半導体基板の回路形成面の上に形成された前
記酸化防止膜を除去する工程。 - 【請求項３】次の工程を含む半導体装置の製造方法。 （１）半導体基板の回路形成面に酸化防止膜を形成する
工程。 （２）前記半導体基板の回路形成面の所望の位置に前記
半導体基板に溝が形成されるような所定の深さの溝を形
成する工程。 （３）前記半導体基板に形成した溝部分を酸化する工
程。 （４）前記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程。 （５）前記酸化防止膜の上に形成された前記埋め込み絶
縁膜を除去する工程。 （６）前記酸化防止膜の上に形成された前記埋め込み絶
縁膜を除去した前記半導体基板を酸化する工程。 （７）前記半導体基板の回路形成面の上に形成された前
記酸化防止膜を除去する工程。 - 【請求項４】次の工程を含む半導体装置の製造方法。 （１）半導体基板の回路形成面に酸化防止膜を形成する
工程。 （２）前記半導体基板の回路形成面の所望の位置に前記
半導体基板に溝が形成されるような所定の深さの溝を形
成する工程。 （３）前記溝によって前記半導体基板の回路形成面に形
成される角部を除去する工程。 （４）前記半導体基板に形成した溝部分を酸化する工
程。 （５）前記酸化させた溝内部に埋め込み絶縁膜を埋め込
む工程。 （６）前記酸化防止膜の上に形成された前記埋め込み絶
縁膜を除去する工程。 （７）前記酸化防止膜の上に形成された前記埋め込み絶
縁膜を除去した前記半導体基板を酸化する工程。 （８）前記半導体基板の回路形成面の上に形成された前
記酸化防止膜を除去する工程。 - 【請求項５】半導体基板の回路形成面に形成された素子
分離酸化膜構造が溝分離構造である半導体装置におい
て、前記半導体基板の回路形成面と前記溝分離構造を構
成する溝の深さ方向の前記半導体基板の側面とのなす角
度θが９０度＜θ＜１８０度の範囲であることを特徴と
する半導体装置。 - 【請求項６】半導体基板の回路形成面に形成された素子
分離酸化膜構造が溝分離構造である半導体装置におい
て、前記半導体基板の回路形成面と前記溝分離構造を構
成する溝の深さ方向の前記半導体基板の側面とのなす角
度θが９０度＜θ＜１８０度の範囲であり、前記溝の内
部にシリコン酸化物が存在していることを特徴とする半
導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24444596A JP3611226B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体装置及びその製造方法 |
| TW086113393A TW360945B (en) | 1996-09-17 | 1997-09-15 | Semiconductor apparatus and manufacturing method |
| PCT/JP1997/003267 WO1998012742A1 (en) | 1996-09-17 | 1997-09-16 | Semiconductor device and method of fabricating the same |
| CNB971980063A CN1161837C (zh) | 1996-09-17 | 1997-09-16 | 半导体器件及其制造方法 |
| MYPI97004289A MY129438A (en) | 1996-09-17 | 1997-09-16 | Semiconductor device and method of fabricating the same |
| KR10-1999-7002156A KR100425064B1 (ko) | 1996-09-17 | 1997-09-16 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP24444596A JP3611226B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体装置及びその製造方法 |
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| JP2004236456A Division JP2004320060A (ja) | 2004-08-16 | 2004-08-16 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH1092919A true JPH1092919A (ja) | 1998-04-10 |
| JP3611226B2 JP3611226B2 (ja) | 2005-01-19 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH113933A (ja) * | 1997-04-14 | 1999-01-06 | Vlsi Technol Inc | シャロートレンチアイソレーション法で、シリコンの角部を丸める方法 |
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|---|---|---|---|---|
| TW388100B (en) * | 1997-02-18 | 2000-04-21 | Hitachi Ulsi Eng Corp | Semiconductor deivce and process for producing the same |
| WO1999044223A2 (en) * | 1998-02-27 | 1999-09-02 | Lsi Logic Corporation | Process of shallow trench isolating active devices to avoid sub-threshold kinks arising from corner effects without additional processing |
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| JP2004095886A (ja) | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| TWI253746B (en) * | 2003-10-24 | 2006-04-21 | Fujitsu Ltd | Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same |
| KR100584776B1 (ko) * | 2004-03-05 | 2006-05-29 | 삼성전자주식회사 | 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234534A (ja) * | 1987-03-24 | 1988-09-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| KR960006714B1 (ko) * | 1990-05-28 | 1996-05-22 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
| JP3208575B2 (ja) * | 1991-08-16 | 2001-09-17 | ソニー株式会社 | 半導体装置の製法 |
| US5316965A (en) * | 1993-07-29 | 1994-05-31 | Digital Equipment Corporation | Method of decreasing the field oxide etch rate in isolation technology |
| JP2955459B2 (ja) * | 1993-12-20 | 1999-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
-
1996
- 1996-09-17 JP JP24444596A patent/JP3611226B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-15 TW TW086113393A patent/TW360945B/zh not_active IP Right Cessation
- 1997-09-16 WO PCT/JP1997/003267 patent/WO1998012742A1/en active IP Right Grant
- 1997-09-16 CN CNB971980063A patent/CN1161837C/zh not_active Expired - Fee Related
- 1997-09-16 KR KR10-1999-7002156A patent/KR100425064B1/ko not_active IP Right Cessation
- 1997-09-16 MY MYPI97004289A patent/MY129438A/en unknown
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH113933A (ja) * | 1997-04-14 | 1999-01-06 | Vlsi Technol Inc | シャロートレンチアイソレーション法で、シリコンの角部を丸める方法 |
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| Publication number | Publication date |
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| MY129438A (en) | 2007-04-30 |
| CN1161837C (zh) | 2004-08-11 |
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| KR20000036123A (ko) | 2000-06-26 |
| TW360945B (en) | 1999-06-11 |
| JP3611226B2 (ja) | 2005-01-19 |
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| CN1231064A (zh) | 1999-10-06 |
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