JP2004095886A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】高電圧が印加されるトランジスタのゲート絶縁膜の信頼性を確保しつつ、低電圧で駆動するトランジスタの電流駆動能力の低下を回避し、更に半導体装置の高集積化を達成できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にパッド酸化膜１１及び窒化シリコン膜１２を形成する。次に、窒化シリコン膜１２をパターニングした後、パッド酸化膜１１及び基板１０をエッチングして、第１の領域に溝１３ａを形成し、第２の領域に溝１３ｂを形成する。その後、第２の領域をレジストで保護して第１の領域のパッド酸化膜１１をサイドエッチングし、基板１０と窒化シリコン膜１２との間に隙間を形成する。次いで、溝１３ａ，１３ｂの内面を酸化させる。このとき、溝１３ａの上側縁部には比較的大量の酸化剤（酸素）が供給され、基板１０のエッジの曲率が大きくなる。
【選択図】 図７
【解決手段】半導体基板１０上にパッド酸化膜１１及び窒化シリコン膜１２を形成する。次に、窒化シリコン膜１２をパターニングした後、パッド酸化膜１１及び基板１０をエッチングして、第１の領域に溝１３ａを形成し、第２の領域に溝１３ｂを形成する。その後、第２の領域をレジストで保護して第１の領域のパッド酸化膜１１をサイドエッチングし、基板１０と窒化シリコン膜１２との間に隙間を形成する。次いで、溝１３ａ，１３ｂの内面を酸化させる。このとき、溝１３ａの上側縁部には比較的大量の酸化剤（酸素）が供給され、基板１０のエッジの曲率が大きくなる。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に設けられた溝により素子領域間を分離する半導体装置及びその製造方法に関し、特に高電圧で動作するトランジスタと低電圧で動作するトランジスタとが同一の半導体基板に形成された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＩＣカード等にＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ ）などの一括消去型フラッシュメモリが使用されるようになった。ＥＥＰＲＯＭのメモリセルは、フローティングゲート及びコントロールゲートの２つのゲート電極を有し、フローティングゲートへの電荷の出し入れを制御することによりデータの書き込み／消去を行っている。
【０００３】
フラッシュメモリには、メモリセルを駆動するための駆動回路が設けられている。また、近年、メモリセルとＣＰＵ又はその他のロジック回路とを同一の半導体基板に形成したシステムＬＳＩも開発されている。以下、メモリセルと同一の半導体基板に形成された駆動回路又はロジック回路をいずれも周辺回路という。
【０００４】
図１〜図４は従来の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。なお、図１〜図４において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【０００５】
まず、図１（ａ）に示すように、半導体基板１００の上にパッド酸化膜１０１を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により窒化シリコン膜１０２を形成する。なお、窒化シリコン膜１０２に替えて、酸化シリコン層と窒化シリコン層との積層構造の膜を形成することもある。
【０００６】
次に、図１（ｂ）に示すようにフォトリソグラフィ法により窒化シリコン膜１０２を所定の形状にパターニングする。そして、この窒化シリコン膜１０２をマスクとしてパッド酸化膜１０１及び半導体基板１００をエッチングし、メモリセル形成部及び周辺回路形成部にそれぞれ浅い溝（トレンチ）１０３ａ，１０３ｂを形成する。
【０００７】
次に、図２（ａ）に示すように、半導体基板１００の上側全面に酸化シリコンを堆積させて酸化シリコン膜１０５を形成し、溝１０３ａ，１０３ｂを酸化シリコンで埋める。その後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ：化学的機械研磨）法により酸化シリコン膜１０５及び窒化シリコン膜１０２を研磨して表面を平坦化する。但し、この工程では各溝１０３ａ，１０３ｂ内の酸化シリコンを相互に分離すればよく、窒化シリコン膜１０２が完全に除去される前に研磨を終了する。
【０００８】
その後、図２（ｂ）に示すように窒化シリコン膜１０２をエッチングにより除去する。以下、メモリセル形成部の溝１０３ａ内の酸化シリコンからなる膜を素子分離膜１０６ａと呼び、周辺回路形成部の溝１０３ｂ内の酸化シリコンからなる膜を素子分離膜１０６ｂと呼ぶ。
【０００９】
次に、図３（ａ）に示すように、酸化シリコン膜１０１をエッチングにより除去した後、露出した基板表面を酸化させて、メモリセル形成部及び周辺回路形成部にそれぞれ所定の厚さのトンネル酸化膜１０７ａ及びゲート酸化膜１０７ｂを形成する。
【００１０】
次に、図３（ｂ）に示すように、メモリセル形成部にフローティングゲート１０８ａ、中間絶縁膜１０９及びコントロールゲート１１０ａを形成し、周辺回路形成部のゲート酸化膜１０７ｂの上にゲート電極１１０ｂを形成する。フローティングゲート１０８ａは各メモリセル領域のトンネル酸化膜１０７ａ上に１個づつ形成し、コントロールゲート１１０ａは直線上に並んだ複数のフローティングゲート１０７ａの上方を通るように形成する。
【００１１】
その後、コントロールゲート１１０ａ及びゲート電極１１０ｂをマスクとして半導体基板１００の表面に不純物を注入し、ソース／ドレイン層（図示せず）を形成する。更に、半導体基板１００の上側全面に層間絶縁膜１１１を形成し、この層間絶縁膜１１１でコントロールゲート１１０ａ及びゲート電極１１０ｂを覆う。
【００１２】
次いで、フォトリソグラフィ法により層間絶縁膜１１１の所定の位置にコンタクトホール（図示せず）を形成する。そして、半導体基板１００の上側全面に金属膜を形成し、この金属膜をパターニングして、図４に示すように、メモリセル形成部にビット線１１２ａを形成し、周辺回路形成部に配線１１２ｂを形成する。このようにして、フラッシュメモリが完成する。
【００１３】
【発明が解決しようとする課題】
しかしながら、本願発明者等は、上述した従来の半導体装置の製造方法には以下に示す問題点があると考える。
【００１４】
図５は、素子分離膜の上側縁部の形状を拡大して示す図である。この図５に示すように、従来の方法では素子分離膜１０６の上側縁部と半導体基板１００との界面の曲率が小さいため、シンニング（角部の近傍で絶縁膜が薄くなる現象）が発生する。これにより、メモリセルに並列に寄生トランジスタが発生し、その結果メモリセルの電流−電圧特性にハンプが発生してリーク電流の増加の原因となる。
【００１５】
また、周辺回路のトランジスタが３．３Ｖ又はそれ以下の低電圧で動作するのに対し、メモリセルには２０Ｖ程度の高電圧が印加されるため、素子分離膜１０６の上側縁部と半導体基板１００との界面の曲率が小さいとその部分に強い電界が集中して、フローティングゲート１０８ａへの電荷の出し入れの制御性が低下したり、トンネル酸化膜１０７ａが破損されるという問題点もある。
【００１６】
一方、素子分離膜１０６の上側縁部と半導体基板１００との界面の曲率を大きくすることが考えられるが、そうすると素子領域の面積が必然的に小さくなるため、周辺回路を構成するトランジスタの電流駆動能力が低下し、動作速度の低下を招く。素子分離膜１０６と半導体基板１００との界面の曲率を大きくし、かつ周辺回路形成部の素子領域の面積も大きくした場合は、半導体装置の高集積化が阻害されるという問題が発生する。
【００１７】
なお、特開２０００−２６９４５０号には、周辺回路形成部の素子領域の端部の曲率をメモリセル形成部の素子領域の端部の曲率よりも大きくすることが提案されている。しかし、この場合、メモリセルのフローティングゲートへの電荷の出し入れの制御性の低下やトンネル酸化膜の破損を防止することができず、また周辺回路の駆動能力の低下や集積密度の低下を防止することができない。
【００１８】
以上から、本発明の目的は、高電圧が印加されるトランジスタのゲート絶縁膜の信頼性を確保しつつ、低電圧で駆動するトランジスタの電流駆動能力の低下を回避し、更に半導体装置の高集積化を達成できる半導体装置及びその製造方法を提供することである。
【００１９】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の第１の領域に形成された複数の第１の素子と、前記第１の領域の前記第１の素子間に形成された第１の溝と、前記第１の溝を埋める絶縁材料により構成された第１の素子分離膜と、前記半導体基板の第２の領域に形成されて前記第１の素子よりも高い電圧が供給される複数の第２の素子と、前記第２の領域の前記第２の素子間に形成された第２の溝と、前記第２の溝を埋める絶縁材料により構成された第２の素子分離膜とを有し、前記第２の素子分離膜の上側縁部と前記半導体基板との界面の曲率が、前記第１の素子分離膜の上側縁部と前記半導体基板との界面の曲率よりも大きいことを特徴とする。
【００２０】
本発明においては、高電圧が供給される第２の素子が形成された第２の素子領域では、素子分離膜（第２の素子分離膜）の上側縁部と半導体基板との界面の曲率が大きくなっている。これにより、電界が半導体基板のエッジに集中することが回避され、ゲート絶縁膜の破損や特性の変化が防止される。また、低電圧で動作する素子が形成された第１の素子領域では、素子分離膜（第１の素子分離膜）の上側縁部と半導体基板との界面の曲率が小さいため、素子を高密度に集積することが可能である。
【００２１】
本発明の半導体装置の製造方法は、半導体基板の第１の領域に複数の第１の溝を形成し、第２の領域に複数の第２の溝を形成する工程と、前記第２の溝の上側縁部の曲率を大きくする工程と、前記第１及び第２の溝を絶縁材料で埋める工程と、前記第１の領域に第１の素子を形成し、前記第２の領域に前記第１の素子よりも高い電圧が供給される第２の素子を形成する工程とを有することを特徴とする。
【００２２】
例えば、半導体基板上の第１及び第２の領域に酸化シリコンからなる第１の絶縁膜を形成し、この第１の絶縁膜の上に窒化シリコンからなる第２の絶縁膜を形成する。そして、第２の絶縁膜をパターニングした後、第２の絶縁膜をマスクとして第１の絶縁膜及び半導体基板をエッチングして、第１の領域に第１の溝を形成し、第２の領域に第２の溝を形成する。
【００２３】
その後、第２の領域の第１の絶縁膜をサイドエッチングする。これにより、第２の溝の周囲の半導体基板と第２の絶縁膜との間に隙間が形成される。溝の内面を酸化する際に、この隙間により第２の溝の周囲の半導体基板の表面の酸化が促進される。従って、第２の溝の上側縁部の半導体基板のエッジの曲率は、第１の溝の上側縁部の半導体基板のエッジの曲率よりも大きくなる。その後、第１及び第２の溝内に絶縁材料を埋めて素子分離膜を形成し、第１の領域には低電圧で動作するＭＯＳトランジスタ等を形成し、第２の領域には不揮発性メモリのメモリセルのように高電圧が供給される素子を形成する。
【００２４】
このように、本発明では、第１の領域の溝の上側縁部と半導体基板との界面の曲率を小さくするので、ＭＯＳトランジスタ等の素子を高密度に集積することができる。また、第２の領域の溝の上側縁部と半導体基板との界面の曲率を大きくするので、電界が一部に集中することが回避され、トンネル酸化膜等の破損や特性の変化が防止される。
【００２５】
第１の領域の溝の上側縁部の曲率を小さくし、第２の領域の溝の上側縁部の曲率を大きくする方法には、後述の実施の形態で説明するように、第２の領域の半導体基板上に例えば酸化シリコン膜を厚く形成し、第１の領域の半導体基板上には酸化シリコン膜を薄く形成する方法がある。この場合、厚い酸化シリコン膜を介して溝の周囲の基板面へ酸素が比較的大量に供給されるので、第２の領域の溝の周囲の基板面の酸化が促進される。これにより、第２の領域では、第１の領域に比べて、溝の上側縁部の半導体基板のエッジの曲率が大きくなる。
【００２６】
その他にも、溝の上側縁部の半導体基板のエッジの曲率を大きくする方法には、溝を形成した後に水素雰囲気中で熱処理を行って溝の周囲に半導体基板と絶縁膜との間の隙間を形成してから基板面を酸化させる方法や、レジスト膜をマスクとしたエッチング工程でエッチング条件を適正に制御することにより溝の周囲の半導体基板面を露出させてから基板面を酸化させる方法などがある。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について添付の図面を参照して説明する。
【００２８】
（第１の実施の形態）
図６〜図１０は本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図である。なお、本実施の形態は、本発明をメモリセルとそのメモリセルを駆動するための周辺回路とを有するフラッシュメモリ（ＥＥＰＲＯＭ）の製造に適用した例を示しており、図６〜図１０において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００２９】
まず、図６（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜１１を形成し、その上にＣＶＤ法により窒化シリコン膜１２を形成する。なお、窒化シリコン膜１２に替えて、酸化シリコン層と窒化シリコン層との積層構造の膜を形成してもよい。
【００３０】
次に、図６（ｂ）に示すように、フォトリソグラフィ法により窒化シリコン膜１２をエッチングして、メモリセル形成部及び周辺回路形成部の素子分離領域の窒化シリコン膜１２を除去し、素子領域にのみ窒化シリコン膜１２を残す。そして、残存する窒化シリコン膜１２をマスクとしてパッド酸化膜１１及び半導体基板１０をエッチングし、メモリセル形成部及び周辺回路形成部にそれぞれ浅い溝（トレンチ）１３ａ，１３ｂを形成する。
【００３１】
次に、周辺回路形成部を覆うレジスト膜（図示せず）を形成する。そして、酸化シリコン膜に対し等方エッチングとなる条件でパッド酸化膜１１の縁部をエッチング（サイドエッチング）する。これにより、図７（ａ）に示すように、溝１３ａの周囲の窒化シリコン膜１２と半導体基板１０との間に隙間が形成される。その後、レジスト膜を除去する。
【００３２】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図７（ｂ）に示すように、溝１３ａ，１３ｂの内面に、厚さが５ｎｍ以上の酸化シリコン膜１４を形成する。
【００３３】
このとき、本実施の形態では、予め溝１３ａの上側縁部に半導体基板１０と窒化シリコン膜１２との間の隙間を形成しておくので、溝１３ａの上側縁部への酸化剤（酸素）の供給が促進される。その結果、この部分に図７（ｂ）のように厚い酸化膜（バーズビーク）が形成されるとともに、溝１３ａの周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００３４】
次に、図８（ａ）に示すように高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ）ＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜１５を形成し、溝１３ａ，１３ｂを酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜１５及び窒化シリコン膜１２を研磨して表面を平坦化する。但し、この工程では各溝１３ａ，１３ｂ内の酸化シリコンを相互に分離すればよく、窒化シリコン膜１２が完全に除去される前に研磨を終了する。また、ＣＭＰ法により酸化シリコン膜１５を研磨する替わりに、窒化シリコン膜１２の側面がある程度露出するまで酸化シリコン膜１５をエッチバックしてもよい。
【００３５】
次に、図８（ｂ）に示すように、例えば熱燐酸を使用したウェットエッチングにより窒化シリコン膜１２を除去する。以下、メモリセル形成部の溝１３ａ内の酸化シリコンからなる膜を素子分離膜１６ａと呼び、周辺回路形成部の溝１３ｂ内の酸化シリコンからなる膜を素子分離膜１６ｂと呼ぶ。
【００３６】
次に、パッド酸化膜１１をエッチングにより除去して、半導体基板１０の表面を露出させる。このとき、素子分離膜１６ａ，１６ｂもエッチングされて、膜厚が減少する。その後、パッド酸化膜１１の除去により露出した半導体基板１０の表面を熱酸化させて、図９（ａ）に示すように、メモリセル形成部にトンネル酸化膜１７ａを形成し、周辺回路形成部にゲート酸化膜１７ｂを形成する。これらのトンネル酸化膜１７ａ及びゲート酸化膜１７ｂの膜厚は、それぞれ要求される仕様に応じて設定する。
【００３７】
次に、図９（ｂ）に示すように、メモリセル形成部にフローティングゲート１８ａ、中間絶縁膜１９及びコントロールゲート２０ａを形成し、周辺回路形成部のゲート酸化膜１７ｂの上にゲート電極２０ｂを形成する。フローティングゲート１８ａは各メモリセル領域のトンネル酸化膜１７ａ上に１個づつ形成する。また、コントロールゲート２０ａは、直線上に並んだ複数のフローティングゲート１８ａの上方を通るように形成する。
【００３８】
次に、コントロールゲート２０ａ及びゲート電極２０ｂをマスクとして半導体基板１０の表面に不純物を導入して、ソース／ドレイン層（図示せず）を形成する。更に、半導体基板１０の上側全面に例えば酸化シリコンからなる層間絶縁膜２１を形成し、この層間絶縁膜２１でコントロールゲート２０ａ及びゲート電極２０ｂを覆う。
【００３９】
次いで、フォトリソグラフィ法により層間絶縁膜２１の所定の位置にコンタクトホール（図示せず）を形成する。そして、半導体基板１０の上側全面に金属膜を形成し、この金属膜をパターニングして、図１０に示すように、メモリセル形成部にビット線２２ａを形成し、周辺回路形成部には所定の配線２２ｂを形成する。このようにして、フラッシュメモリが完成する。
【００４０】
本実施の形態においては、図７（ａ）に示すように、パッド酸化膜１１をサイドエッチングすることにより、メモリセル形成部の溝１３ａの上側縁部の半導体基板１０と窒化シリコン膜１２との間に隙間を形成する。これにより、溝１３ａの内面を酸化させる際に溝１３ａの上側縁部の酸化が促進されて、図１１（ａ）に示すように、半導体基板１０のエッジの曲率が大きくなる。一方、周辺回路形成部では、パッド酸化膜１１をサイドエッチングしないので、溝１３ｂの縁部の酸化が抑制され、図１１（ｂ）に示すように、半導体基板１０のエッジの曲率が小さくなる。
【００４１】
これにより、メモリセル形成部ではシンニングや電界集中による特性の変化が回避され、周辺回路形成部では電流駆動能力の低下が回避される。また、本実施の形態では、周辺回路形成部の素子領域を拡大しなくても所定の電流駆動能力を得ることができるので、半導体装置の高集積化が可能になる。
【００４２】
更に、本実施の形態においては、半導体基板１０と素子分離膜１６ａの上側縁部との界面が曲率の大きな曲面になり、トンネル酸化膜を均一な厚さに形成できるので、トンネル酸化膜１７ａの信頼性が高い。
【００４３】
（第２の実施の形態）
図１２〜図１６は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図１２〜図１６において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００４４】
まず、図１２（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜２１を形成する。そして、メモリセル形成部をレジスト膜（図示せず）で覆い、図１２（ｂ）に示すように周辺回路形成部のパッド酸化膜２１を除去する。
【００４５】
次に、図１３（ａ）に示すように、半導体基板１０の表面を再度熱酸化して、メモリセル形成部にパッド酸化膜２２ａを形成し、周辺回路形成部にパッド酸化膜２２ｂを形成する。
【００４６】
次に、図１３（ｂ）に示すように、ＣＶＤ法により、パッド酸化膜２２ａ，２２ｂの上に窒化シリコン膜２３を形成する。窒化シリコン膜２３に替えて、酸化シリコン層と窒化シリコン層とが積層された膜を形成してもよい。
【００４７】
次に、図１４（ａ）に示すように、フォトリソグラフィ法により窒化シリコン膜２３をエッチングして、素子分離領域の窒化シリコン膜２３を除去し、素子領域にのみ窒化シリコン膜２３を残す。そして、残存する窒化シリコン膜２３をマスクとしてパッド酸化膜２２ａ，２２ｂ及び半導体基板１０をエッチングし、メモリセル形成部及び周辺回路形成部にそれぞれ浅い溝（トレンチ）２４ａ，２４ｂを形成する。
【００４８】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図１４（ｂ）に示すように、溝２４ａ，２４ｂの内面に、厚さが５ｎｍ以上の酸化シリコン膜２５を形成する。
【００４９】
このとき、メモリセル形成部の溝２４ａの周囲にパッド酸化膜２２ａが厚く形成されているので、パッド酸化膜２２ａを介して溝２４ａの周囲の基板面へ比較的大量の酸化剤（酸素）が供給される。その結果、図１４（ｂ）に示すように、溝２４ａの周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００５０】
次に、図１５（ａ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜２６を形成し、溝２４ａ，２４ｂを酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜２６及び窒化シリコン膜２３を研磨して表面を平坦化する。この工程では各溝２４ａ，２４ｂ内の酸化シリコンを相互に分離すればよく、窒化シリコン膜２３が完全に除去される前に研磨を終了する。ＣＭＰ法により酸化シリコン膜２６を研磨する替わりに、窒化シリコン膜２３の側面がある程度露出するまで酸化シリコン膜２６をエッチングしてもよい。
【００５１】
次に、図１５（ｂ）に示すように、例えば熱燐酸により窒化シリコン膜２３を除去する。以下、メモリセル形成部の溝２４ａ内の酸化シリコンからなる膜を素子分離膜２７ａと呼び、周辺回路形成部の溝２４ｂ内の酸化シリコンからなる膜を素子分離膜２７ｂと呼ぶ。
【００５２】
次に、図１６に示すように、パッド酸化膜２２ａ，２２ｂをエッチングして基板１０の表面を露出させる。このとき、素子分離膜２７ａ，２７ｂもエッチングされて膜厚が減少する。その後、パッド酸化膜２２ａ，２２ｂのエッチングにより露出した半導体基板１０の表面を熱酸化させて、メモリセル形成部にトンネル酸化膜２８ａを形成し、周辺回路形成部にゲート酸化膜２８ｂを形成する。これらのトンネル酸化膜２８ａ及びゲート酸化膜２８ｂの膜厚は、それぞれ要求される仕様に応じて設定する。
【００５３】
次いで、第１の実施の形態と同様に、メモリセル形成部にフローティングゲート、中間絶縁膜及びコントロールゲートを形成し、周辺回路形成部にゲート電極を形成し、更に、層間絶縁膜、ビット線及びその他の配線を形成する（図１０参照）。このようにして、フラッシュメモリが完成する。
【００５４】
本実施の形態では、図１３（ａ）に示すように、メモリセル形成部に厚いパッド酸化膜２２ａを形成する。これにより、溝２４ａの内面を酸化する際に、パッド酸化膜２２ａを介して溝２４ａの上側縁部に酸化剤（酸素）が比較的大量に供給され、溝２４ａの上側縁部の酸化が促進されて、図１４（ｂ）に示すように、溝２４ａの周囲の半導体基板１０のエッジの曲率が大きくなる。一方、周辺回路形成部では、パッド酸化膜２２ｂが薄いので、溝２４ｂの縁部の酸化量が少なく、図１４（ｂ）に示すように溝２４ｂの周囲の半導体基板１０のエッジの曲率が小さくなる。これにより、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００５５】
また、本実施の形態では、パッド酸化膜２２ａの厚さにより溝２４ａの周囲の半導体基板１０のエッジの曲率が決まるので、第１の実施の形態に比べて曲率の制御が容易になるという利点がる。
【００５６】
（第３の実施の形態）
図１７〜図２０は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図１７〜図２０において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００５７】
まず、図１７（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜３１を形成し、その上にＣＶＤ法により窒化シリコン膜３２を形成する。窒化シリコン膜３２に替えて、酸化シリコン層と窒化シリコン層との積層構造の膜を形成してもよい。
【００５８】
次に、図１７（ｂ）に示すように、窒化シリコン膜３２上に、メモリセル形成部の素子分離領域に対応する部分に開口部を有するレジスト膜３３を形成する。そして、このレジスト膜３３をマスクとして窒化シリコン膜３２及びパッド酸化膜３１を順次エッチングした後、更に半導体基板１０をエッチングして、浅い溝（トレンチ）３４を形成する。
【００５９】
このとき、エッチング条件を適切に制御すると、エッチングに伴って有機物（レジスト膜３３から遊離した有機物）がレジスト膜３３の近傍の基板表面を覆い、図１７（ｂ）のようにレジスト膜３３の開口部の幅よりも溝３４の幅を狭くすることができる。溝３４を形成した後、レジスト膜３３を除去する。
【００６０】
次に、周辺回路形成部の素子分離領域に対応する部分に開口部を有するレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして窒化シリコン膜３２をエッチングした後、レジスト膜を除去する。その後、窒化シリコン膜３２をマスクとして周辺回路形成部のパッド酸化膜３１及び半導体基板１０をエッチングして、図１８（ａ）に示すように、浅い溝３５を形成する。
【００６１】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図１８（ｂ）に示すように、溝３４，３５の内面に、厚さが５ｎｍ以上の酸化シリコン膜３６を形成する。
【００６２】
このとき、本実施の形態では、溝３４の上側縁部に半導体基板１０の上面が露出しているので、溝３４の縁部に酸化剤（酸素）が供給され、その結果、図１８（ｂ）のように厚い酸化膜（バーズビーク）が形成されると共に、溝３４の周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００６３】
次に、図１９（ａ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜３７を形成し、溝３４，３５を酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜３７及び窒化シリコン膜３２を研磨して表面を平坦化する。但し、この工程では各溝３４，３５内の酸化シリコンを相互に分離すればよく、窒化シリコン膜３２が完全に除去される前に研磨を終了する。また、ＣＭＰ法により酸化シリコン膜３７を研磨する替わりに、窒化シリコン膜３２の側面がある程度露出するまで酸化シリコン膜３７をエッチバックしてもよい。
【００６４】
次に、図１９（ｂ）に示すように、例えば熱燐酸を使用したウェットエッチングにより窒化シリコン膜３２を除去する。以下、メモリセル形成部の溝３４内の酸化シリコンからなる膜を素子分離膜３８ａと呼び、周辺回路形成部の溝３５内の酸化シリコンからなる膜を素子分離膜３８ｂと呼ぶ。
【００６５】
次に、パッド酸化膜３２をエッチングして基板１０の表面を露出させる。このとき、素子分離膜３８，３８ｂもエッチングされて膜厚が減少する。その後、パッド酸化膜３２のエッチングにより露出した半導体基板１０の表面を熱酸化させて、図２０に示すように、メモリセル形成部にトンネル酸化膜３９ａを形成し、周辺回路形成部にゲート酸化膜３９ｂを形成する。これらのトンネル酸化膜３９ａ及びゲート酸化膜３９ｂの膜厚は、それぞれ要求される仕様に応じて設定する。
【００６６】
次いで、第１の実施の形態と同様に、メモリセル形成部にフローティングゲート、中間絶縁膜及びコントロールゲートを形成し、周辺回路形成部にゲート電極を形成し、更に、層間絶縁膜、ビット線及びその他の配線を形成する（図１０参照）。このようにして、フラッシュメモリが完成する。
【００６７】
本実施の形態では、図１７（ｂ）に示すように、溝３４を形成する際のエッチング条件を制御して、レジスト膜３３の開口部の幅よりも溝３４の幅を小さくしている。これにより、溝３４の内面を酸化させる際に、溝３４の上側縁部の酸化が促進されて、図１８（ｂ）に示すように、溝３４の周囲の半導体基板１９のエッジの曲率が大きくなる。一方、周辺回路形成部では、レジスト膜の開口部の幅で溝３５を形成するので、溝３５の上側縁部への酸化剤（酸素）の供給量が少なく、図１８（ｂ）に示すように、半導体基板１０の溝３５側のエッジの曲率が小さくなる。これにより、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００６８】
また、本実施の形態では、必要に応じて、メモリセル形成部の素子分離膜３８ａの膜厚及び周辺回路形成部の素子分離膜３８ｂの膜厚を個別に設定することができる。
【００６９】
（第４の実施の形態）
図２１〜図２５は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図２１〜図２５において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００７０】
まず、図２１（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜４１を形成する。そして、メモリセル形成部をレジスト膜（図示せず）で覆い、図２１（ｂ）に示すように、周辺回路形成部のパッド酸化膜４１を除去する。
【００７１】
次に、図２２（ａ）に示すように、半導体基板１０の表面を再び熱酸化して、メモリセル形成部にパッド酸化膜４２ａを形成し、周辺回路形成部にパッド酸化膜４２ｂを形成する。なお、パッド酸化膜４２ａ，４２ｂに替えて、酸窒化膜（ＳｉＯＮ）を形成してもよい。
【００７２】
次に、図２２（ｂ）に示すように、ＣＶＤ法により、パッド酸化膜４２ａ，４２ｂの上に、リン（Ｐ）がドープされたポリシリコン膜（又はアモルファスシリコン膜）４３を形成する。
【００７３】
次に、図２３（ａ）に示すように、ＣＶＤ法により、ポリシリコン膜４３の上に窒化シリコン膜４４を形成する。窒化シリコン膜４４に替えて、窒化シリコン層と酸化シリコン層との積層構造の膜を形成してもよい。
【００７４】
その後、フォトリソグラフィ法により窒化シリコン膜４４をエッチングして、素子分離領域の窒化シリコン膜４４を除去し、素子領域にのみ窒化シリコン膜４４を残す。そして、残存する窒化シリコン膜４４をマスクとしてポリシリコン膜４３、パッド酸化膜４２ａ，４２ｂをエッチングし、更に半導体基板１０をエッチングして、図２３（ｂ）に示すように、メモリセル形成部及び周辺回路形成部にそれぞれ浅い溝（トレンチ）４５ａ，４５ｂを形成する。
【００７５】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図２４（ａ）に示すように、溝４５ａ，４５ｂの内面に、厚さが５ｎｍ以上の酸化シリコン膜４６を形成する。
【００７６】
このとき、メモリセル形成部の溝４５ａの上側縁部にパッド酸化膜４２ａが厚く形成されているので、パッド酸化膜４２ａを介して溝４５ａの周囲の基板面へ比較的大量の酸化剤（酸素）が供給される。その結果，図２４（ａ）に示すように、溝４５ａの周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００７７】
次に、図２４（ｂ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜４７を形成し、溝４５ａ，４５ｂを酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜４７及び窒化シリコン膜４４を研磨して表面を平坦化する。但し、この工程では、各溝４５ａ，４５ｂ内の酸化シリコンを相互に分離すればよく、窒化シリコン膜４４が完全に除去させる前に研磨を終了する。
【００７８】
次に、図２５に示すように、例えば熱燐酸により窒化シリコン膜４４を除去する。以下、メモリセル形成部の溝４５ａ内の酸化シリコンからなる膜を素子分離膜４８ａと呼び、周辺回路形成部の溝４５ｂ内の酸化シリコンからなる膜を素子分離膜４８ｂと呼ぶ。図２６（ａ）に素子分離膜４８ａの上側縁部の形状を拡大して示し、図２６（ｂ）に素子分離膜４８ｂの上側縁部の形状を拡大して示す。
【００７９】
次いで、ポリシリコン膜４３を所定の形状にパターニングして、メモリセル形成部にフローティングゲートを形成し、周辺回路部にゲート電極を形成する。必要に応じて、ポリシリコン膜４３上に更にポリシリコンを堆積させて膜厚を増加させた後にパターニングを行ってもよい。
【００８０】
以下、第１の実施の形態と同様に、メモリセル形成部に中間絶縁膜及びフローティングゲートを形成した後、層間絶縁膜を形成し、ビット線及びその他の配線を形成する（図１０参照）。このようにして、フラッシュメモリが完成する。
【００８１】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。また、本実施の形態においては、パッド酸化膜４２ａ，４２ｂの上にポリシリコン膜４３を形成してから窒化シリコン膜４４を形成するので、窒化シリコン膜４４のエッチング時にパッド酸化膜４２ａ，４２ｂがダメージを受けることが回避される。これにより、パッド酸化膜４２ａ，４２ｂをトンネル酸化膜又はゲート酸化膜として使用することができて、製造工程が簡略化される。更に、本実施の形態においては、ポリシリコン膜４３をフローティングゲート又は周辺回路のゲート電極として使用するので、製造工程がより一層の簡略化が可能である。
【００８２】
更にまた、本実施の形態では、第１〜第３の実施の形態と異なって素子分離膜４８ａ，４８ｂをエッチングする工程（パッド酸化膜除去工程）がないので、素子分離膜４８ａ，４８ｂに窪みが発生することがない。これにより、トランジスタ特性にハンプが発生せず、良好なトランジスタ特性が得られるという利点がある。
【００８３】
（第５の実施の形態）
図２７〜図３０は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図２７〜図３０において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００８４】
まず、図２７（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜５１を形成し、その上にＣＶＤ法により窒化シリコン膜５２を形成する。窒化シリコン膜５２に替えて酸化シリコン層と窒化シリコン層との積層構造の膜を形成してもよい。
【００８５】
次に、図２７（ｂ）に示すように、窒化シリコン膜５２上に、メモリセル形成部の素子分離領域に対応する部分に開口部を有するレジスト膜５３を形成する。そして、このレジスト膜５３をマスクとして窒化シリコン膜５２及びパッド酸化膜５１を順次エッチングした後、更に半導体基板１０をエッチングして、浅い溝（トレンチ）５４を形成する。その後、レジスト膜５３を除去する。
【００８６】
次に、約８００℃の水素雰囲気中で熱処理を施す。これにより、溝５４の上側縁部が収縮して、図２８（ａ）のように溝５４の上側縁部の半導体基板１０とパッド酸化膜５１との間に隙間が形成される。なお、水素はＡｒ（アルゴン）又はＮ２ （窒素）等のガスで希釈して使用することが好ましい。
【００８７】
次に、周辺回路形成部の素子分離領域に対応する部分に開口部を有するレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして窒化シリコン膜５２をエッチングした後、レジスト膜を除去する。その後、窒化シリコン膜５２をマスクとして周辺回路形成部のパッド酸化膜５１及び半導体基板１０をエッチングして、図２８（ｂ）に示すように、浅い溝５５を形成する。
【００８８】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図２９（ａ）に示すように、溝５４，５５の内面に、厚さが５ｎｍ以上の酸化シリコン膜５６を形成する。
【００８９】
このとき、本実施の形態では、溝５４の上側縁部に半導体基板１０が露出しているので、図２９（ａ）のように厚い酸化膜（バーズビーク）が形成されると共に、溝５４の周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００９０】
次に、図２９（ｂ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜５７を形成し、溝５４．５５を酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜５７及び窒化シリコン膜５２を研磨して表面を平坦化する。この工程では各溝５４，５５内の酸化シリコンを相互に分離すればよく、窒化シリコン膜５２が完全に除去される前に研磨を終了する。
【００９１】
次に、図３０（ａ）に示すように、例えば熱燐酸を使用したウェットエッチングにより窒化シリコン膜５２を除去する。以下、メモリセル形成部の溝５４内の酸化シリコンからなる膜を素子分離膜５８ａと呼び、周辺回路形成部の溝５５内の酸化シリコンからなる膜を素子分離膜５８ｂと呼ぶ。
【００９２】
次に、パッド酸化膜５１をエッチングして基板１０の表面を露出させる。このとき、素子分離膜５８ａ，５８ｂもエッチングされて膜厚が減少する。その後、パッド酸化膜５１のエッチングにより露出した半導体基板１０の表面を熱酸化させて、図３０（ｂ）に示すように、メモリセル形成部にトンネル酸化膜５９ａを形成し、周辺回路形成部にゲート酸化膜５９ｂを形成する。
【００９３】
次いで、第１の実施の形態と同様に、メモリセル形成部にフローティングゲート、中間絶縁膜及びコントロールゲートを形成し、周辺回路形成部にゲート電極を形成し、更に層間絶縁膜、ビット線及びその他の配線を形成する（図１０参照）。このようにして、フラッシュメモリが完成する。
【００９４】
本実施の形態においても、メモリセル形成部では素子分離膜５７ａの上側縁部と半導体基板１０との界面の曲率が大きくなり、周辺回路形成部では素子分離膜５７ｂと半導体基板１０との界面の曲率が小さくなる。従って、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００９５】
（第６の実施の形態）
図３１〜図３４は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図３１〜図３４において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００９６】
まず、図３１（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜６１を形成し、その上にＣＶＤ法により窒化シリコン膜６２を形成する。
【００９７】
次に、図３１（ｂ）に示すように、フォトリソグラフィ法により、メモリセル形成部の窒化シリコン膜６２をパターニングし、更にパッド酸化膜６１及び半導体基板１０をエッチングして、浅い溝６３を形成する。
【００９８】
次に、図３２（ａ）に示すように、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施し、溝６３の内面に厚さが５ｎｍ以上の酸化シリコン膜６４を形成する。
【００９９】
次に、図３２（ｂ）に示すように、フォトリソグラフィ法により周辺回路形成部の窒化シリコン膜６２をパターニングし、更にパッド酸化膜６１及び半導体基板１０をエッチングして、浅い溝６５を形成する。
【０１００】
次に、図３３（ａ）に示すように、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施し、溝６５の内面に厚さが５ｎｍ以上の酸化シリコン膜６６を形成する。
【０１０１】
このとき、メモリセル領域の溝６３の上側縁部は酸化シリコン膜６４の形成時に既に酸化されて丸みをもった形状になっているため、酸素供給量が比較的多く、膜厚の厚い酸化膜（バーズビーク）が形成されると共に、溝６３の周囲の半導体基板１０のエッジの曲率が大きくなる。
【０１０２】
次に、図３３（ｂ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜６７を形成し、溝６３，６５を酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜６７及び窒化シリコン膜６２を研磨して表面を平坦化する。この工程では各溝６３，６５内の酸化シリコンを相互に分離すればよく、窒化シリコン膜６２が完全に除去される前に研磨を終了する。
【０１０３】
次に、図３４（ａ）に示すように、例えば熱燐酸を使用したウェットエッチングにより窒化シリコン膜６２を除去する。以下、メモリセル形成部の溝６３内の酸化シリコンからなる膜を素子分離膜６８ａと呼び、周辺回路形成部の溝６５内の酸化シリコンからなる膜を素子分離膜６８ｂと呼ぶ。
【０１０４】
次に、パッド酸化膜６１をエッチングして基板１０の表面を露出させる。このとき、素子分離膜６８ａ，６８ｂもエッチングされて膜厚が減少する。その後、パッド酸化膜６１のエッチングにより露出した半導体基板１０の表面を熱酸化させて、図３４（ｂ）に示すように、メモリセル形成部にトンネル酸化膜６９ａを形成し、周辺回路形成部にゲート酸化膜６９ｂを形成する。
【０１０５】
次いで、第１の実施の形態と同様に、メモリセル形成部にフローティングゲート、中間絶縁膜及びコントロールゲートを形成し、周辺回路形成部にゲート電極を形成し、更に層間絶縁膜、ビット線及びその他の配線を形成する（図１０参照）。このようにしてフラッシュメモリが完成する。
【０１０６】
本実施の形態においては、メモリセル形成部の溝６３の壁面を２回熱酸化させることにより、溝６３の周囲の半導体基板１０のエッジの曲率を大きくしている。これにより、第１の実施の形態と同様の効果を得ることができる。
【０１０７】
本実施の形態において、溝６４の内面に酸化シリコン膜６４を形成した後、この酸化シリコン膜６４を除去してもよい。これにより、酸化シリコン膜６７を形成する際に、溝６４への酸化シリコンの埋め込みが容易になると共に、酸化シリコン膜６６を形成する際に溝６４の上側縁部の曲率をより大きくすることができる。
【０１０８】
なお、上記した第１〜第６の実施の形態はいずれも本発明をフラッシュメモリの製造方法に適用した場合について説明したが、これにより本発明の適用範囲がフラッシュメモリ及びその製造方法に限定されるものではない。本発明は、高い電圧で動作するトランジスタと低い電圧で動作するトランジスタとが同一の半導体基板に形成された種々の半導体装置及びその製造方法に適用することができる。
【０１０９】
（付記１）半導体基板の第１の領域に形成された複数の第１の素子と、前記第１の領域の前記第１の素子間に形成された第１の溝と、前記第１の溝を埋める絶縁材料により構成された第１の素子分離膜と、前記半導体基板の第２の領域に形成されて前記第１の素子よりも高い電圧が供給される複数の第２の素子と、前記第２の領域の前記第２の素子間に形成された第２の溝と、前記第２の溝を埋める絶縁材料により構成された第２の素子分離膜とを有し、前記第２の素子分離膜の上側縁部と前記半導体基板との界面の曲率が、前記第１の素子分離膜の上側縁部と前記半導体基板との界面の曲率よりも大きいことを特徴とする半導体装置。
【０１１０】
（付記２）前記第２の素子が、不揮発性半導体メモリのメモリセルであることを特徴とする付記１に記載の半導体装置。
【０１１１】
（付記３）前記第１の素子が、ＭＯＳトランジスタであることを特徴とする付記２に記載の半導体装置。
【０１１２】
（付記４）半導体基板の第１の領域に複数の第１の溝を形成し、第２の領域に複数の第２の溝を形成する工程と、前記第２の溝の上側縁部の曲率を大きくする工程と、前記第１及び第２の溝を絶縁材料で埋める工程と、前記第１の領域に第１の素子を形成し、前記第２の領域に前記第１の素子よりも高い電圧が供給される第２の素子を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１１３】
（付記５）前記第１の素子がＭＯＳトランジスタであり、前記第２の素子が不揮発性半導体メモリのメモリセルであることを特徴とする付記４に記載の半導体装置。
【０１１４】
（付記６）半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に前記第１の絶縁膜と異なる材料で第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングする工程と、前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記半導体基板をエッチングし、前記半導体基板の前記第１の領域に第１の溝を形成し、前記第２の領域に第２の溝を形成する工程と、前記第２の領域の前記第１の絶縁膜のみをサイドエッチングする工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１１５】
（付記７）前記第１の絶縁膜を酸化シリコンにより形成し、前記第２の絶縁膜を窒化シリコンにより形成することを特徴とする付記６に記載の半導体装置の製造方法。
【０１１６】
（付記８）前記第２の絶縁膜を除去する工程の後に、前記第１及び第２の領域の前記第１の絶縁膜を除去する工程と、前記第１の領域の前記第１の溝間に第３の絶縁膜を形成し、第２の領域の前記第２の溝間に第４の絶縁膜を形成する工程とを有することを特徴とする付記６に記載の半導体装置の製造方法。
【０１１７】
（付記９）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記８に記載の半導体装置の製造方法。
【０１１８】
（付記１０）半導体基板の第１の領域に第１の絶縁膜を形成し、第２の領域に前記第１の絶縁膜と同一の絶縁材料で前記第１の絶縁膜よりも膜厚が大きい第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜の上に前記第１及び第２の絶縁膜と異なる絶縁材料で第３の絶縁膜を形成する工程と、前記第３の絶縁膜をパターニングする工程と、前記第３の絶縁膜をマスクとして前記第１及び第２の絶縁膜並びに前記半導体基板をエッチングし、前記第１の領域に第１の溝を形成し、第２の領域に第２の溝を形成する工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１１９】
（付記１１）前記第１及び第２の絶縁膜を酸化シリコンにより形成し、前記第３の絶縁膜を窒化シリコンにより形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２０】
（付記１２）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２１】
（付記１３）半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上にレジスト膜を形成し、前記第１の領域のレジスト膜をパターニングする工程と、前記レジスト膜をマスクとして前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングし、前記レジスト膜の開口部よりも狭い幅の第１の溝を形成する工程と、前記レジスト膜を除去する工程と、前記第１の領域の前記第２の絶縁膜をパターニングする工程と、前記第１の領域の前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記半導体基板をエッチングし、前記第１の領域の前記第２の絶縁膜の開口部と同じ幅の第２の溝を形成する工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１２２】
（付記１４）前記第１の絶縁膜を酸化シリコンにより形成し、前記第２の絶縁膜を窒化シリコンにより形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１２３】
（付記１５）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１２４】
（付記１６）半導体基板の第１の領域に第１の絶縁膜を形成し、第２の領域に前記第１の絶縁膜と同一絶縁材料で前記第１の絶縁膜よりも膜厚が大きい第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜の上に半導体膜を形成する工程と、前記半導体膜の上に前記第１及び第２の絶縁膜と異なる絶縁材料で第３の絶縁膜を形成する工程と、前記第３の絶縁膜をパターニングする工程と、前記第３の絶縁膜をマスクとして前記半導体膜、前記第１及び第２の絶縁膜並びに前記半導体基板をエッチングし、前記第１の領域に第１の溝を形成し、前記第２の領域に第２の溝を形成する工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１２５】
（付記１７）前記第１及び第２の絶縁膜を酸化シリコンにより形成し、前記第３の絶縁膜を窒化シリコンにより形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１２６】
（付記１８）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１２７】
（付記１９）前記半導体膜を利用して前記ＭＯＳトランジスタ及び前記メモリセルの少なくとも一方のゲート電極を形成する工程とを有することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１２８】
（付記２０）半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成する工程と、水素雰囲気中で熱処理を施して前記第１の溝の上側縁部と前記第１の絶縁膜との間に隙間を形成する工程と、前記第１の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第２の溝を形成する工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１２９】
（付記２１）前記第１の絶縁膜を酸化シリコンにより形成し、前記第２の絶縁膜を窒化シリコンにより形成することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１３０】
（付記２２）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１３１】
（付記２３）半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成する工程と、前記第１の溝の面を酸化する工程と、前記第１の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第２の溝を形成する工程と、前記第２の溝の内面を酸化するとともに前記第１の溝の内面を更に酸化して、前記第１の溝の上側縁部と前記半導体基板との界面の曲率を前記第２の溝の上側縁部と前記半導体基板との界面の曲率よりも大きくする工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１３２】
（付記２４）前記第１の絶縁膜を酸化シリコンにより形成し、前記第２の絶縁膜を窒化シリコンにより形成することを特徴とする付記２３に記載の半導体装置の製造方法。
【０１３３】
（付記２５）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記２３に記載の半導体装置の製造方法。
【０１３４】
【発明の効果】
以上説明したように、本発明によれば、不揮発性半導体装置のメモリセルのように高い電圧が供給される素子が形成された領域の素子分離膜の上側縁部と半導体基板との界面の曲率を、ＭＯＳトランジスタのように低い電圧で動作する素子が形成された領域の素子分離膜の上側縁部と半導体基板との界面の曲率よりも大きくしているので、メモリセル等の特性及び信頼性が向上すると共に、半導体装置の高集積化が達成されるという効果を奏する。
【図面の簡単な説明】
【図１】図１は従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図２】図２は従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図３】図３は従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図４】図４は従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図５】図５は、素子分離膜の上側縁部の形状を拡大して示す図である。
【図６】図６は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図９】図９は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図１０】図１０は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その５）である。
【図１１】図１１（ａ）は、第１の実施の形態の半導体装置のメモリセル形成部の溝の上側縁部を拡大して示す図であり、図１１（ｂ）は周辺回路形成部の溝の上側縁部を拡大して示す図である。
【図１２】図１２は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図１３】図１３は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図１４】図１４は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図１５】図１５は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図１６】図１６は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その５）である。
【図１７】図１７は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図１８】図１８は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図１９】図１９は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図２０】図２０は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図２１】図２１は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図２２】図２２は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図２３】図２３は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図２４】図２４は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図２５】図２５は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その５）である。
【図２６】図２６（ａ）は第４の実施の形態の半導体装置のメモリセル形成部の素子分離膜の上側縁部の形状を拡大して示す図、図２６（ｂ）は周辺回路形成部の素子分離膜の上側縁部の形状を拡大して示す図である。
【図２７】図２７は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図２８】図２８は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図２９】図２９は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図３０】図３０は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図３１】図３１は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図３２】図３２は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図３３】図３３は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図３４】図３４は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【符号の説明】
１０，１００…半導体基板、
１１、２１，２２ａ，２２ｂ，３１，４１，４２ａ，４２ｂ，５１，６１，１０１…パッド酸化膜、
１２，２３，３２，４４，５２，６２，１０２…窒化シリコン膜、
１３ａ，１３ｂ，２４ａ，２４ｂ，３４，３５，４５ａ，４５ｂ，５４，５５，６３，６５，１０３ａ，１０３ｂ…溝（トレンチ）、
１５，２５，２６，３６，３７，４６，４７，５６，５７，６４，６６，６７，１０５…酸化シリコン膜、
１６ａ，１６ｂ，２７ａ，２７ｂ，３８ａ，３８ｂ，４８ａ，４８ｂ，５８ａ，５８ｂ，６８ａ，６８ｂ，１０６ａ，１０６ｂ…素子分離膜、
１７ａ，２８ａ，３９ａ，５９ａ，６９ａ，１０７ａ…トンネル酸化膜、
１７ｂ，２８ｂ，３９ｂ，５９ｂ，６９ｂ，１０７ｂ…ゲート酸化膜、
１８，１０８ａ…フローティングゲート、
１９，１０９…中間絶縁膜、
２０ａ，１１０ａ…コントロールゲート、
２０ｂ，１１０ｂ…ゲート電極、
２１，１１１…層間絶縁膜、
２２ａ，１１２ａ…ビット線、
２２ｂ，１１２ｂ…配線、
３３，５３…レジスト膜、
４３…ポリシリコン膜。
【発明の属する技術分野】
本発明は、半導体基板に設けられた溝により素子領域間を分離する半導体装置及びその製造方法に関し、特に高電圧で動作するトランジスタと低電圧で動作するトランジスタとが同一の半導体基板に形成された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＩＣカード等にＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ ）などの一括消去型フラッシュメモリが使用されるようになった。ＥＥＰＲＯＭのメモリセルは、フローティングゲート及びコントロールゲートの２つのゲート電極を有し、フローティングゲートへの電荷の出し入れを制御することによりデータの書き込み／消去を行っている。
【０００３】
フラッシュメモリには、メモリセルを駆動するための駆動回路が設けられている。また、近年、メモリセルとＣＰＵ又はその他のロジック回路とを同一の半導体基板に形成したシステムＬＳＩも開発されている。以下、メモリセルと同一の半導体基板に形成された駆動回路又はロジック回路をいずれも周辺回路という。
【０００４】
図１〜図４は従来の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。なお、図１〜図４において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【０００５】
まず、図１（ａ）に示すように、半導体基板１００の上にパッド酸化膜１０１を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により窒化シリコン膜１０２を形成する。なお、窒化シリコン膜１０２に替えて、酸化シリコン層と窒化シリコン層との積層構造の膜を形成することもある。
【０００６】
次に、図１（ｂ）に示すようにフォトリソグラフィ法により窒化シリコン膜１０２を所定の形状にパターニングする。そして、この窒化シリコン膜１０２をマスクとしてパッド酸化膜１０１及び半導体基板１００をエッチングし、メモリセル形成部及び周辺回路形成部にそれぞれ浅い溝（トレンチ）１０３ａ，１０３ｂを形成する。
【０００７】
次に、図２（ａ）に示すように、半導体基板１００の上側全面に酸化シリコンを堆積させて酸化シリコン膜１０５を形成し、溝１０３ａ，１０３ｂを酸化シリコンで埋める。その後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ：化学的機械研磨）法により酸化シリコン膜１０５及び窒化シリコン膜１０２を研磨して表面を平坦化する。但し、この工程では各溝１０３ａ，１０３ｂ内の酸化シリコンを相互に分離すればよく、窒化シリコン膜１０２が完全に除去される前に研磨を終了する。
【０００８】
その後、図２（ｂ）に示すように窒化シリコン膜１０２をエッチングにより除去する。以下、メモリセル形成部の溝１０３ａ内の酸化シリコンからなる膜を素子分離膜１０６ａと呼び、周辺回路形成部の溝１０３ｂ内の酸化シリコンからなる膜を素子分離膜１０６ｂと呼ぶ。
【０００９】
次に、図３（ａ）に示すように、酸化シリコン膜１０１をエッチングにより除去した後、露出した基板表面を酸化させて、メモリセル形成部及び周辺回路形成部にそれぞれ所定の厚さのトンネル酸化膜１０７ａ及びゲート酸化膜１０７ｂを形成する。
【００１０】
次に、図３（ｂ）に示すように、メモリセル形成部にフローティングゲート１０８ａ、中間絶縁膜１０９及びコントロールゲート１１０ａを形成し、周辺回路形成部のゲート酸化膜１０７ｂの上にゲート電極１１０ｂを形成する。フローティングゲート１０８ａは各メモリセル領域のトンネル酸化膜１０７ａ上に１個づつ形成し、コントロールゲート１１０ａは直線上に並んだ複数のフローティングゲート１０７ａの上方を通るように形成する。
【００１１】
その後、コントロールゲート１１０ａ及びゲート電極１１０ｂをマスクとして半導体基板１００の表面に不純物を注入し、ソース／ドレイン層（図示せず）を形成する。更に、半導体基板１００の上側全面に層間絶縁膜１１１を形成し、この層間絶縁膜１１１でコントロールゲート１１０ａ及びゲート電極１１０ｂを覆う。
【００１２】
次いで、フォトリソグラフィ法により層間絶縁膜１１１の所定の位置にコンタクトホール（図示せず）を形成する。そして、半導体基板１００の上側全面に金属膜を形成し、この金属膜をパターニングして、図４に示すように、メモリセル形成部にビット線１１２ａを形成し、周辺回路形成部に配線１１２ｂを形成する。このようにして、フラッシュメモリが完成する。
【００１３】
【発明が解決しようとする課題】
しかしながら、本願発明者等は、上述した従来の半導体装置の製造方法には以下に示す問題点があると考える。
【００１４】
図５は、素子分離膜の上側縁部の形状を拡大して示す図である。この図５に示すように、従来の方法では素子分離膜１０６の上側縁部と半導体基板１００との界面の曲率が小さいため、シンニング（角部の近傍で絶縁膜が薄くなる現象）が発生する。これにより、メモリセルに並列に寄生トランジスタが発生し、その結果メモリセルの電流−電圧特性にハンプが発生してリーク電流の増加の原因となる。
【００１５】
また、周辺回路のトランジスタが３．３Ｖ又はそれ以下の低電圧で動作するのに対し、メモリセルには２０Ｖ程度の高電圧が印加されるため、素子分離膜１０６の上側縁部と半導体基板１００との界面の曲率が小さいとその部分に強い電界が集中して、フローティングゲート１０８ａへの電荷の出し入れの制御性が低下したり、トンネル酸化膜１０７ａが破損されるという問題点もある。
【００１６】
一方、素子分離膜１０６の上側縁部と半導体基板１００との界面の曲率を大きくすることが考えられるが、そうすると素子領域の面積が必然的に小さくなるため、周辺回路を構成するトランジスタの電流駆動能力が低下し、動作速度の低下を招く。素子分離膜１０６と半導体基板１００との界面の曲率を大きくし、かつ周辺回路形成部の素子領域の面積も大きくした場合は、半導体装置の高集積化が阻害されるという問題が発生する。
【００１７】
なお、特開２０００−２６９４５０号には、周辺回路形成部の素子領域の端部の曲率をメモリセル形成部の素子領域の端部の曲率よりも大きくすることが提案されている。しかし、この場合、メモリセルのフローティングゲートへの電荷の出し入れの制御性の低下やトンネル酸化膜の破損を防止することができず、また周辺回路の駆動能力の低下や集積密度の低下を防止することができない。
【００１８】
以上から、本発明の目的は、高電圧が印加されるトランジスタのゲート絶縁膜の信頼性を確保しつつ、低電圧で駆動するトランジスタの電流駆動能力の低下を回避し、更に半導体装置の高集積化を達成できる半導体装置及びその製造方法を提供することである。
【００１９】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の第１の領域に形成された複数の第１の素子と、前記第１の領域の前記第１の素子間に形成された第１の溝と、前記第１の溝を埋める絶縁材料により構成された第１の素子分離膜と、前記半導体基板の第２の領域に形成されて前記第１の素子よりも高い電圧が供給される複数の第２の素子と、前記第２の領域の前記第２の素子間に形成された第２の溝と、前記第２の溝を埋める絶縁材料により構成された第２の素子分離膜とを有し、前記第２の素子分離膜の上側縁部と前記半導体基板との界面の曲率が、前記第１の素子分離膜の上側縁部と前記半導体基板との界面の曲率よりも大きいことを特徴とする。
【００２０】
本発明においては、高電圧が供給される第２の素子が形成された第２の素子領域では、素子分離膜（第２の素子分離膜）の上側縁部と半導体基板との界面の曲率が大きくなっている。これにより、電界が半導体基板のエッジに集中することが回避され、ゲート絶縁膜の破損や特性の変化が防止される。また、低電圧で動作する素子が形成された第１の素子領域では、素子分離膜（第１の素子分離膜）の上側縁部と半導体基板との界面の曲率が小さいため、素子を高密度に集積することが可能である。
【００２１】
本発明の半導体装置の製造方法は、半導体基板の第１の領域に複数の第１の溝を形成し、第２の領域に複数の第２の溝を形成する工程と、前記第２の溝の上側縁部の曲率を大きくする工程と、前記第１及び第２の溝を絶縁材料で埋める工程と、前記第１の領域に第１の素子を形成し、前記第２の領域に前記第１の素子よりも高い電圧が供給される第２の素子を形成する工程とを有することを特徴とする。
【００２２】
例えば、半導体基板上の第１及び第２の領域に酸化シリコンからなる第１の絶縁膜を形成し、この第１の絶縁膜の上に窒化シリコンからなる第２の絶縁膜を形成する。そして、第２の絶縁膜をパターニングした後、第２の絶縁膜をマスクとして第１の絶縁膜及び半導体基板をエッチングして、第１の領域に第１の溝を形成し、第２の領域に第２の溝を形成する。
【００２３】
その後、第２の領域の第１の絶縁膜をサイドエッチングする。これにより、第２の溝の周囲の半導体基板と第２の絶縁膜との間に隙間が形成される。溝の内面を酸化する際に、この隙間により第２の溝の周囲の半導体基板の表面の酸化が促進される。従って、第２の溝の上側縁部の半導体基板のエッジの曲率は、第１の溝の上側縁部の半導体基板のエッジの曲率よりも大きくなる。その後、第１及び第２の溝内に絶縁材料を埋めて素子分離膜を形成し、第１の領域には低電圧で動作するＭＯＳトランジスタ等を形成し、第２の領域には不揮発性メモリのメモリセルのように高電圧が供給される素子を形成する。
【００２４】
このように、本発明では、第１の領域の溝の上側縁部と半導体基板との界面の曲率を小さくするので、ＭＯＳトランジスタ等の素子を高密度に集積することができる。また、第２の領域の溝の上側縁部と半導体基板との界面の曲率を大きくするので、電界が一部に集中することが回避され、トンネル酸化膜等の破損や特性の変化が防止される。
【００２５】
第１の領域の溝の上側縁部の曲率を小さくし、第２の領域の溝の上側縁部の曲率を大きくする方法には、後述の実施の形態で説明するように、第２の領域の半導体基板上に例えば酸化シリコン膜を厚く形成し、第１の領域の半導体基板上には酸化シリコン膜を薄く形成する方法がある。この場合、厚い酸化シリコン膜を介して溝の周囲の基板面へ酸素が比較的大量に供給されるので、第２の領域の溝の周囲の基板面の酸化が促進される。これにより、第２の領域では、第１の領域に比べて、溝の上側縁部の半導体基板のエッジの曲率が大きくなる。
【００２６】
その他にも、溝の上側縁部の半導体基板のエッジの曲率を大きくする方法には、溝を形成した後に水素雰囲気中で熱処理を行って溝の周囲に半導体基板と絶縁膜との間の隙間を形成してから基板面を酸化させる方法や、レジスト膜をマスクとしたエッチング工程でエッチング条件を適正に制御することにより溝の周囲の半導体基板面を露出させてから基板面を酸化させる方法などがある。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について添付の図面を参照して説明する。
【００２８】
（第１の実施の形態）
図６〜図１０は本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図である。なお、本実施の形態は、本発明をメモリセルとそのメモリセルを駆動するための周辺回路とを有するフラッシュメモリ（ＥＥＰＲＯＭ）の製造に適用した例を示しており、図６〜図１０において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００２９】
まず、図６（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜１１を形成し、その上にＣＶＤ法により窒化シリコン膜１２を形成する。なお、窒化シリコン膜１２に替えて、酸化シリコン層と窒化シリコン層との積層構造の膜を形成してもよい。
【００３０】
次に、図６（ｂ）に示すように、フォトリソグラフィ法により窒化シリコン膜１２をエッチングして、メモリセル形成部及び周辺回路形成部の素子分離領域の窒化シリコン膜１２を除去し、素子領域にのみ窒化シリコン膜１２を残す。そして、残存する窒化シリコン膜１２をマスクとしてパッド酸化膜１１及び半導体基板１０をエッチングし、メモリセル形成部及び周辺回路形成部にそれぞれ浅い溝（トレンチ）１３ａ，１３ｂを形成する。
【００３１】
次に、周辺回路形成部を覆うレジスト膜（図示せず）を形成する。そして、酸化シリコン膜に対し等方エッチングとなる条件でパッド酸化膜１１の縁部をエッチング（サイドエッチング）する。これにより、図７（ａ）に示すように、溝１３ａの周囲の窒化シリコン膜１２と半導体基板１０との間に隙間が形成される。その後、レジスト膜を除去する。
【００３２】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図７（ｂ）に示すように、溝１３ａ，１３ｂの内面に、厚さが５ｎｍ以上の酸化シリコン膜１４を形成する。
【００３３】
このとき、本実施の形態では、予め溝１３ａの上側縁部に半導体基板１０と窒化シリコン膜１２との間の隙間を形成しておくので、溝１３ａの上側縁部への酸化剤（酸素）の供給が促進される。その結果、この部分に図７（ｂ）のように厚い酸化膜（バーズビーク）が形成されるとともに、溝１３ａの周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００３４】
次に、図８（ａ）に示すように高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ）ＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜１５を形成し、溝１３ａ，１３ｂを酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜１５及び窒化シリコン膜１２を研磨して表面を平坦化する。但し、この工程では各溝１３ａ，１３ｂ内の酸化シリコンを相互に分離すればよく、窒化シリコン膜１２が完全に除去される前に研磨を終了する。また、ＣＭＰ法により酸化シリコン膜１５を研磨する替わりに、窒化シリコン膜１２の側面がある程度露出するまで酸化シリコン膜１５をエッチバックしてもよい。
【００３５】
次に、図８（ｂ）に示すように、例えば熱燐酸を使用したウェットエッチングにより窒化シリコン膜１２を除去する。以下、メモリセル形成部の溝１３ａ内の酸化シリコンからなる膜を素子分離膜１６ａと呼び、周辺回路形成部の溝１３ｂ内の酸化シリコンからなる膜を素子分離膜１６ｂと呼ぶ。
【００３６】
次に、パッド酸化膜１１をエッチングにより除去して、半導体基板１０の表面を露出させる。このとき、素子分離膜１６ａ，１６ｂもエッチングされて、膜厚が減少する。その後、パッド酸化膜１１の除去により露出した半導体基板１０の表面を熱酸化させて、図９（ａ）に示すように、メモリセル形成部にトンネル酸化膜１７ａを形成し、周辺回路形成部にゲート酸化膜１７ｂを形成する。これらのトンネル酸化膜１７ａ及びゲート酸化膜１７ｂの膜厚は、それぞれ要求される仕様に応じて設定する。
【００３７】
次に、図９（ｂ）に示すように、メモリセル形成部にフローティングゲート１８ａ、中間絶縁膜１９及びコントロールゲート２０ａを形成し、周辺回路形成部のゲート酸化膜１７ｂの上にゲート電極２０ｂを形成する。フローティングゲート１８ａは各メモリセル領域のトンネル酸化膜１７ａ上に１個づつ形成する。また、コントロールゲート２０ａは、直線上に並んだ複数のフローティングゲート１８ａの上方を通るように形成する。
【００３８】
次に、コントロールゲート２０ａ及びゲート電極２０ｂをマスクとして半導体基板１０の表面に不純物を導入して、ソース／ドレイン層（図示せず）を形成する。更に、半導体基板１０の上側全面に例えば酸化シリコンからなる層間絶縁膜２１を形成し、この層間絶縁膜２１でコントロールゲート２０ａ及びゲート電極２０ｂを覆う。
【００３９】
次いで、フォトリソグラフィ法により層間絶縁膜２１の所定の位置にコンタクトホール（図示せず）を形成する。そして、半導体基板１０の上側全面に金属膜を形成し、この金属膜をパターニングして、図１０に示すように、メモリセル形成部にビット線２２ａを形成し、周辺回路形成部には所定の配線２２ｂを形成する。このようにして、フラッシュメモリが完成する。
【００４０】
本実施の形態においては、図７（ａ）に示すように、パッド酸化膜１１をサイドエッチングすることにより、メモリセル形成部の溝１３ａの上側縁部の半導体基板１０と窒化シリコン膜１２との間に隙間を形成する。これにより、溝１３ａの内面を酸化させる際に溝１３ａの上側縁部の酸化が促進されて、図１１（ａ）に示すように、半導体基板１０のエッジの曲率が大きくなる。一方、周辺回路形成部では、パッド酸化膜１１をサイドエッチングしないので、溝１３ｂの縁部の酸化が抑制され、図１１（ｂ）に示すように、半導体基板１０のエッジの曲率が小さくなる。
【００４１】
これにより、メモリセル形成部ではシンニングや電界集中による特性の変化が回避され、周辺回路形成部では電流駆動能力の低下が回避される。また、本実施の形態では、周辺回路形成部の素子領域を拡大しなくても所定の電流駆動能力を得ることができるので、半導体装置の高集積化が可能になる。
【００４２】
更に、本実施の形態においては、半導体基板１０と素子分離膜１６ａの上側縁部との界面が曲率の大きな曲面になり、トンネル酸化膜を均一な厚さに形成できるので、トンネル酸化膜１７ａの信頼性が高い。
【００４３】
（第２の実施の形態）
図１２〜図１６は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図１２〜図１６において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００４４】
まず、図１２（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜２１を形成する。そして、メモリセル形成部をレジスト膜（図示せず）で覆い、図１２（ｂ）に示すように周辺回路形成部のパッド酸化膜２１を除去する。
【００４５】
次に、図１３（ａ）に示すように、半導体基板１０の表面を再度熱酸化して、メモリセル形成部にパッド酸化膜２２ａを形成し、周辺回路形成部にパッド酸化膜２２ｂを形成する。
【００４６】
次に、図１３（ｂ）に示すように、ＣＶＤ法により、パッド酸化膜２２ａ，２２ｂの上に窒化シリコン膜２３を形成する。窒化シリコン膜２３に替えて、酸化シリコン層と窒化シリコン層とが積層された膜を形成してもよい。
【００４７】
次に、図１４（ａ）に示すように、フォトリソグラフィ法により窒化シリコン膜２３をエッチングして、素子分離領域の窒化シリコン膜２３を除去し、素子領域にのみ窒化シリコン膜２３を残す。そして、残存する窒化シリコン膜２３をマスクとしてパッド酸化膜２２ａ，２２ｂ及び半導体基板１０をエッチングし、メモリセル形成部及び周辺回路形成部にそれぞれ浅い溝（トレンチ）２４ａ，２４ｂを形成する。
【００４８】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図１４（ｂ）に示すように、溝２４ａ，２４ｂの内面に、厚さが５ｎｍ以上の酸化シリコン膜２５を形成する。
【００４９】
このとき、メモリセル形成部の溝２４ａの周囲にパッド酸化膜２２ａが厚く形成されているので、パッド酸化膜２２ａを介して溝２４ａの周囲の基板面へ比較的大量の酸化剤（酸素）が供給される。その結果、図１４（ｂ）に示すように、溝２４ａの周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００５０】
次に、図１５（ａ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜２６を形成し、溝２４ａ，２４ｂを酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜２６及び窒化シリコン膜２３を研磨して表面を平坦化する。この工程では各溝２４ａ，２４ｂ内の酸化シリコンを相互に分離すればよく、窒化シリコン膜２３が完全に除去される前に研磨を終了する。ＣＭＰ法により酸化シリコン膜２６を研磨する替わりに、窒化シリコン膜２３の側面がある程度露出するまで酸化シリコン膜２６をエッチングしてもよい。
【００５１】
次に、図１５（ｂ）に示すように、例えば熱燐酸により窒化シリコン膜２３を除去する。以下、メモリセル形成部の溝２４ａ内の酸化シリコンからなる膜を素子分離膜２７ａと呼び、周辺回路形成部の溝２４ｂ内の酸化シリコンからなる膜を素子分離膜２７ｂと呼ぶ。
【００５２】
次に、図１６に示すように、パッド酸化膜２２ａ，２２ｂをエッチングして基板１０の表面を露出させる。このとき、素子分離膜２７ａ，２７ｂもエッチングされて膜厚が減少する。その後、パッド酸化膜２２ａ，２２ｂのエッチングにより露出した半導体基板１０の表面を熱酸化させて、メモリセル形成部にトンネル酸化膜２８ａを形成し、周辺回路形成部にゲート酸化膜２８ｂを形成する。これらのトンネル酸化膜２８ａ及びゲート酸化膜２８ｂの膜厚は、それぞれ要求される仕様に応じて設定する。
【００５３】
次いで、第１の実施の形態と同様に、メモリセル形成部にフローティングゲート、中間絶縁膜及びコントロールゲートを形成し、周辺回路形成部にゲート電極を形成し、更に、層間絶縁膜、ビット線及びその他の配線を形成する（図１０参照）。このようにして、フラッシュメモリが完成する。
【００５４】
本実施の形態では、図１３（ａ）に示すように、メモリセル形成部に厚いパッド酸化膜２２ａを形成する。これにより、溝２４ａの内面を酸化する際に、パッド酸化膜２２ａを介して溝２４ａの上側縁部に酸化剤（酸素）が比較的大量に供給され、溝２４ａの上側縁部の酸化が促進されて、図１４（ｂ）に示すように、溝２４ａの周囲の半導体基板１０のエッジの曲率が大きくなる。一方、周辺回路形成部では、パッド酸化膜２２ｂが薄いので、溝２４ｂの縁部の酸化量が少なく、図１４（ｂ）に示すように溝２４ｂの周囲の半導体基板１０のエッジの曲率が小さくなる。これにより、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００５５】
また、本実施の形態では、パッド酸化膜２２ａの厚さにより溝２４ａの周囲の半導体基板１０のエッジの曲率が決まるので、第１の実施の形態に比べて曲率の制御が容易になるという利点がる。
【００５６】
（第３の実施の形態）
図１７〜図２０は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図１７〜図２０において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００５７】
まず、図１７（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜３１を形成し、その上にＣＶＤ法により窒化シリコン膜３２を形成する。窒化シリコン膜３２に替えて、酸化シリコン層と窒化シリコン層との積層構造の膜を形成してもよい。
【００５８】
次に、図１７（ｂ）に示すように、窒化シリコン膜３２上に、メモリセル形成部の素子分離領域に対応する部分に開口部を有するレジスト膜３３を形成する。そして、このレジスト膜３３をマスクとして窒化シリコン膜３２及びパッド酸化膜３１を順次エッチングした後、更に半導体基板１０をエッチングして、浅い溝（トレンチ）３４を形成する。
【００５９】
このとき、エッチング条件を適切に制御すると、エッチングに伴って有機物（レジスト膜３３から遊離した有機物）がレジスト膜３３の近傍の基板表面を覆い、図１７（ｂ）のようにレジスト膜３３の開口部の幅よりも溝３４の幅を狭くすることができる。溝３４を形成した後、レジスト膜３３を除去する。
【００６０】
次に、周辺回路形成部の素子分離領域に対応する部分に開口部を有するレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして窒化シリコン膜３２をエッチングした後、レジスト膜を除去する。その後、窒化シリコン膜３２をマスクとして周辺回路形成部のパッド酸化膜３１及び半導体基板１０をエッチングして、図１８（ａ）に示すように、浅い溝３５を形成する。
【００６１】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図１８（ｂ）に示すように、溝３４，３５の内面に、厚さが５ｎｍ以上の酸化シリコン膜３６を形成する。
【００６２】
このとき、本実施の形態では、溝３４の上側縁部に半導体基板１０の上面が露出しているので、溝３４の縁部に酸化剤（酸素）が供給され、その結果、図１８（ｂ）のように厚い酸化膜（バーズビーク）が形成されると共に、溝３４の周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００６３】
次に、図１９（ａ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜３７を形成し、溝３４，３５を酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜３７及び窒化シリコン膜３２を研磨して表面を平坦化する。但し、この工程では各溝３４，３５内の酸化シリコンを相互に分離すればよく、窒化シリコン膜３２が完全に除去される前に研磨を終了する。また、ＣＭＰ法により酸化シリコン膜３７を研磨する替わりに、窒化シリコン膜３２の側面がある程度露出するまで酸化シリコン膜３７をエッチバックしてもよい。
【００６４】
次に、図１９（ｂ）に示すように、例えば熱燐酸を使用したウェットエッチングにより窒化シリコン膜３２を除去する。以下、メモリセル形成部の溝３４内の酸化シリコンからなる膜を素子分離膜３８ａと呼び、周辺回路形成部の溝３５内の酸化シリコンからなる膜を素子分離膜３８ｂと呼ぶ。
【００６５】
次に、パッド酸化膜３２をエッチングして基板１０の表面を露出させる。このとき、素子分離膜３８，３８ｂもエッチングされて膜厚が減少する。その後、パッド酸化膜３２のエッチングにより露出した半導体基板１０の表面を熱酸化させて、図２０に示すように、メモリセル形成部にトンネル酸化膜３９ａを形成し、周辺回路形成部にゲート酸化膜３９ｂを形成する。これらのトンネル酸化膜３９ａ及びゲート酸化膜３９ｂの膜厚は、それぞれ要求される仕様に応じて設定する。
【００６６】
次いで、第１の実施の形態と同様に、メモリセル形成部にフローティングゲート、中間絶縁膜及びコントロールゲートを形成し、周辺回路形成部にゲート電極を形成し、更に、層間絶縁膜、ビット線及びその他の配線を形成する（図１０参照）。このようにして、フラッシュメモリが完成する。
【００６７】
本実施の形態では、図１７（ｂ）に示すように、溝３４を形成する際のエッチング条件を制御して、レジスト膜３３の開口部の幅よりも溝３４の幅を小さくしている。これにより、溝３４の内面を酸化させる際に、溝３４の上側縁部の酸化が促進されて、図１８（ｂ）に示すように、溝３４の周囲の半導体基板１９のエッジの曲率が大きくなる。一方、周辺回路形成部では、レジスト膜の開口部の幅で溝３５を形成するので、溝３５の上側縁部への酸化剤（酸素）の供給量が少なく、図１８（ｂ）に示すように、半導体基板１０の溝３５側のエッジの曲率が小さくなる。これにより、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００６８】
また、本実施の形態では、必要に応じて、メモリセル形成部の素子分離膜３８ａの膜厚及び周辺回路形成部の素子分離膜３８ｂの膜厚を個別に設定することができる。
【００６９】
（第４の実施の形態）
図２１〜図２５は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図２１〜図２５において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００７０】
まず、図２１（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜４１を形成する。そして、メモリセル形成部をレジスト膜（図示せず）で覆い、図２１（ｂ）に示すように、周辺回路形成部のパッド酸化膜４１を除去する。
【００７１】
次に、図２２（ａ）に示すように、半導体基板１０の表面を再び熱酸化して、メモリセル形成部にパッド酸化膜４２ａを形成し、周辺回路形成部にパッド酸化膜４２ｂを形成する。なお、パッド酸化膜４２ａ，４２ｂに替えて、酸窒化膜（ＳｉＯＮ）を形成してもよい。
【００７２】
次に、図２２（ｂ）に示すように、ＣＶＤ法により、パッド酸化膜４２ａ，４２ｂの上に、リン（Ｐ）がドープされたポリシリコン膜（又はアモルファスシリコン膜）４３を形成する。
【００７３】
次に、図２３（ａ）に示すように、ＣＶＤ法により、ポリシリコン膜４３の上に窒化シリコン膜４４を形成する。窒化シリコン膜４４に替えて、窒化シリコン層と酸化シリコン層との積層構造の膜を形成してもよい。
【００７４】
その後、フォトリソグラフィ法により窒化シリコン膜４４をエッチングして、素子分離領域の窒化シリコン膜４４を除去し、素子領域にのみ窒化シリコン膜４４を残す。そして、残存する窒化シリコン膜４４をマスクとしてポリシリコン膜４３、パッド酸化膜４２ａ，４２ｂをエッチングし、更に半導体基板１０をエッチングして、図２３（ｂ）に示すように、メモリセル形成部及び周辺回路形成部にそれぞれ浅い溝（トレンチ）４５ａ，４５ｂを形成する。
【００７５】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図２４（ａ）に示すように、溝４５ａ，４５ｂの内面に、厚さが５ｎｍ以上の酸化シリコン膜４６を形成する。
【００７６】
このとき、メモリセル形成部の溝４５ａの上側縁部にパッド酸化膜４２ａが厚く形成されているので、パッド酸化膜４２ａを介して溝４５ａの周囲の基板面へ比較的大量の酸化剤（酸素）が供給される。その結果，図２４（ａ）に示すように、溝４５ａの周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００７７】
次に、図２４（ｂ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜４７を形成し、溝４５ａ，４５ｂを酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜４７及び窒化シリコン膜４４を研磨して表面を平坦化する。但し、この工程では、各溝４５ａ，４５ｂ内の酸化シリコンを相互に分離すればよく、窒化シリコン膜４４が完全に除去させる前に研磨を終了する。
【００７８】
次に、図２５に示すように、例えば熱燐酸により窒化シリコン膜４４を除去する。以下、メモリセル形成部の溝４５ａ内の酸化シリコンからなる膜を素子分離膜４８ａと呼び、周辺回路形成部の溝４５ｂ内の酸化シリコンからなる膜を素子分離膜４８ｂと呼ぶ。図２６（ａ）に素子分離膜４８ａの上側縁部の形状を拡大して示し、図２６（ｂ）に素子分離膜４８ｂの上側縁部の形状を拡大して示す。
【００７９】
次いで、ポリシリコン膜４３を所定の形状にパターニングして、メモリセル形成部にフローティングゲートを形成し、周辺回路部にゲート電極を形成する。必要に応じて、ポリシリコン膜４３上に更にポリシリコンを堆積させて膜厚を増加させた後にパターニングを行ってもよい。
【００８０】
以下、第１の実施の形態と同様に、メモリセル形成部に中間絶縁膜及びフローティングゲートを形成した後、層間絶縁膜を形成し、ビット線及びその他の配線を形成する（図１０参照）。このようにして、フラッシュメモリが完成する。
【００８１】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。また、本実施の形態においては、パッド酸化膜４２ａ，４２ｂの上にポリシリコン膜４３を形成してから窒化シリコン膜４４を形成するので、窒化シリコン膜４４のエッチング時にパッド酸化膜４２ａ，４２ｂがダメージを受けることが回避される。これにより、パッド酸化膜４２ａ，４２ｂをトンネル酸化膜又はゲート酸化膜として使用することができて、製造工程が簡略化される。更に、本実施の形態においては、ポリシリコン膜４３をフローティングゲート又は周辺回路のゲート電極として使用するので、製造工程がより一層の簡略化が可能である。
【００８２】
更にまた、本実施の形態では、第１〜第３の実施の形態と異なって素子分離膜４８ａ，４８ｂをエッチングする工程（パッド酸化膜除去工程）がないので、素子分離膜４８ａ，４８ｂに窪みが発生することがない。これにより、トランジスタ特性にハンプが発生せず、良好なトランジスタ特性が得られるという利点がある。
【００８３】
（第５の実施の形態）
図２７〜図３０は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図２７〜図３０において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００８４】
まず、図２７（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜５１を形成し、その上にＣＶＤ法により窒化シリコン膜５２を形成する。窒化シリコン膜５２に替えて酸化シリコン層と窒化シリコン層との積層構造の膜を形成してもよい。
【００８５】
次に、図２７（ｂ）に示すように、窒化シリコン膜５２上に、メモリセル形成部の素子分離領域に対応する部分に開口部を有するレジスト膜５３を形成する。そして、このレジスト膜５３をマスクとして窒化シリコン膜５２及びパッド酸化膜５１を順次エッチングした後、更に半導体基板１０をエッチングして、浅い溝（トレンチ）５４を形成する。その後、レジスト膜５３を除去する。
【００８６】
次に、約８００℃の水素雰囲気中で熱処理を施す。これにより、溝５４の上側縁部が収縮して、図２８（ａ）のように溝５４の上側縁部の半導体基板１０とパッド酸化膜５１との間に隙間が形成される。なお、水素はＡｒ（アルゴン）又はＮ２ （窒素）等のガスで希釈して使用することが好ましい。
【００８７】
次に、周辺回路形成部の素子分離領域に対応する部分に開口部を有するレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして窒化シリコン膜５２をエッチングした後、レジスト膜を除去する。その後、窒化シリコン膜５２をマスクとして周辺回路形成部のパッド酸化膜５１及び半導体基板１０をエッチングして、図２８（ｂ）に示すように、浅い溝５５を形成する。
【００８８】
次に、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施して、図２９（ａ）に示すように、溝５４，５５の内面に、厚さが５ｎｍ以上の酸化シリコン膜５６を形成する。
【００８９】
このとき、本実施の形態では、溝５４の上側縁部に半導体基板１０が露出しているので、図２９（ａ）のように厚い酸化膜（バーズビーク）が形成されると共に、溝５４の周囲の半導体基板１０のエッジが丸みを帯びた形状となる。
【００９０】
次に、図２９（ｂ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜５７を形成し、溝５４．５５を酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜５７及び窒化シリコン膜５２を研磨して表面を平坦化する。この工程では各溝５４，５５内の酸化シリコンを相互に分離すればよく、窒化シリコン膜５２が完全に除去される前に研磨を終了する。
【００９１】
次に、図３０（ａ）に示すように、例えば熱燐酸を使用したウェットエッチングにより窒化シリコン膜５２を除去する。以下、メモリセル形成部の溝５４内の酸化シリコンからなる膜を素子分離膜５８ａと呼び、周辺回路形成部の溝５５内の酸化シリコンからなる膜を素子分離膜５８ｂと呼ぶ。
【００９２】
次に、パッド酸化膜５１をエッチングして基板１０の表面を露出させる。このとき、素子分離膜５８ａ，５８ｂもエッチングされて膜厚が減少する。その後、パッド酸化膜５１のエッチングにより露出した半導体基板１０の表面を熱酸化させて、図３０（ｂ）に示すように、メモリセル形成部にトンネル酸化膜５９ａを形成し、周辺回路形成部にゲート酸化膜５９ｂを形成する。
【００９３】
次いで、第１の実施の形態と同様に、メモリセル形成部にフローティングゲート、中間絶縁膜及びコントロールゲートを形成し、周辺回路形成部にゲート電極を形成し、更に層間絶縁膜、ビット線及びその他の配線を形成する（図１０参照）。このようにして、フラッシュメモリが完成する。
【００９４】
本実施の形態においても、メモリセル形成部では素子分離膜５７ａの上側縁部と半導体基板１０との界面の曲率が大きくなり、周辺回路形成部では素子分離膜５７ｂと半導体基板１０との界面の曲率が小さくなる。従って、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００９５】
（第６の実施の形態）
図３１〜図３４は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す断面図である。これらの図３１〜図３４において、いずれも図の左側にメモリセル形成部の断面、右側に周辺回路形成部の断面を示している。
【００９６】
まず、図３１（ａ）に示すように、半導体基板１０の上に例えば熱酸化法によりパッド酸化膜６１を形成し、その上にＣＶＤ法により窒化シリコン膜６２を形成する。
【００９７】
次に、図３１（ｂ）に示すように、フォトリソグラフィ法により、メモリセル形成部の窒化シリコン膜６２をパターニングし、更にパッド酸化膜６１及び半導体基板１０をエッチングして、浅い溝６３を形成する。
【００９８】
次に、図３２（ａ）に示すように、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施し、溝６３の内面に厚さが５ｎｍ以上の酸化シリコン膜６４を形成する。
【００９９】
次に、図３２（ｂ）に示すように、フォトリソグラフィ法により周辺回路形成部の窒化シリコン膜６２をパターニングし、更にパッド酸化膜６１及び半導体基板１０をエッチングして、浅い溝６５を形成する。
【０１００】
次に、図３３（ａ）に示すように、例えば温度が８５０〜１１００℃、酸素濃度が１０％の雰囲気中で熱処理を施し、溝６５の内面に厚さが５ｎｍ以上の酸化シリコン膜６６を形成する。
【０１０１】
このとき、メモリセル領域の溝６３の上側縁部は酸化シリコン膜６４の形成時に既に酸化されて丸みをもった形状になっているため、酸素供給量が比較的多く、膜厚の厚い酸化膜（バーズビーク）が形成されると共に、溝６３の周囲の半導体基板１０のエッジの曲率が大きくなる。
【０１０２】
次に、図３３（ｂ）に示すように、高密度プラズマＣＶＤ法により半導体基板１０の上側全面に酸化シリコンを堆積させて酸化シリコン膜６７を形成し、溝６３，６５を酸化シリコンで埋める。その後、例えばＣＭＰ法により酸化シリコン膜６７及び窒化シリコン膜６２を研磨して表面を平坦化する。この工程では各溝６３，６５内の酸化シリコンを相互に分離すればよく、窒化シリコン膜６２が完全に除去される前に研磨を終了する。
【０１０３】
次に、図３４（ａ）に示すように、例えば熱燐酸を使用したウェットエッチングにより窒化シリコン膜６２を除去する。以下、メモリセル形成部の溝６３内の酸化シリコンからなる膜を素子分離膜６８ａと呼び、周辺回路形成部の溝６５内の酸化シリコンからなる膜を素子分離膜６８ｂと呼ぶ。
【０１０４】
次に、パッド酸化膜６１をエッチングして基板１０の表面を露出させる。このとき、素子分離膜６８ａ，６８ｂもエッチングされて膜厚が減少する。その後、パッド酸化膜６１のエッチングにより露出した半導体基板１０の表面を熱酸化させて、図３４（ｂ）に示すように、メモリセル形成部にトンネル酸化膜６９ａを形成し、周辺回路形成部にゲート酸化膜６９ｂを形成する。
【０１０５】
次いで、第１の実施の形態と同様に、メモリセル形成部にフローティングゲート、中間絶縁膜及びコントロールゲートを形成し、周辺回路形成部にゲート電極を形成し、更に層間絶縁膜、ビット線及びその他の配線を形成する（図１０参照）。このようにしてフラッシュメモリが完成する。
【０１０６】
本実施の形態においては、メモリセル形成部の溝６３の壁面を２回熱酸化させることにより、溝６３の周囲の半導体基板１０のエッジの曲率を大きくしている。これにより、第１の実施の形態と同様の効果を得ることができる。
【０１０７】
本実施の形態において、溝６４の内面に酸化シリコン膜６４を形成した後、この酸化シリコン膜６４を除去してもよい。これにより、酸化シリコン膜６７を形成する際に、溝６４への酸化シリコンの埋め込みが容易になると共に、酸化シリコン膜６６を形成する際に溝６４の上側縁部の曲率をより大きくすることができる。
【０１０８】
なお、上記した第１〜第６の実施の形態はいずれも本発明をフラッシュメモリの製造方法に適用した場合について説明したが、これにより本発明の適用範囲がフラッシュメモリ及びその製造方法に限定されるものではない。本発明は、高い電圧で動作するトランジスタと低い電圧で動作するトランジスタとが同一の半導体基板に形成された種々の半導体装置及びその製造方法に適用することができる。
【０１０９】
（付記１）半導体基板の第１の領域に形成された複数の第１の素子と、前記第１の領域の前記第１の素子間に形成された第１の溝と、前記第１の溝を埋める絶縁材料により構成された第１の素子分離膜と、前記半導体基板の第２の領域に形成されて前記第１の素子よりも高い電圧が供給される複数の第２の素子と、前記第２の領域の前記第２の素子間に形成された第２の溝と、前記第２の溝を埋める絶縁材料により構成された第２の素子分離膜とを有し、前記第２の素子分離膜の上側縁部と前記半導体基板との界面の曲率が、前記第１の素子分離膜の上側縁部と前記半導体基板との界面の曲率よりも大きいことを特徴とする半導体装置。
【０１１０】
（付記２）前記第２の素子が、不揮発性半導体メモリのメモリセルであることを特徴とする付記１に記載の半導体装置。
【０１１１】
（付記３）前記第１の素子が、ＭＯＳトランジスタであることを特徴とする付記２に記載の半導体装置。
【０１１２】
（付記４）半導体基板の第１の領域に複数の第１の溝を形成し、第２の領域に複数の第２の溝を形成する工程と、前記第２の溝の上側縁部の曲率を大きくする工程と、前記第１及び第２の溝を絶縁材料で埋める工程と、前記第１の領域に第１の素子を形成し、前記第２の領域に前記第１の素子よりも高い電圧が供給される第２の素子を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１１３】
（付記５）前記第１の素子がＭＯＳトランジスタであり、前記第２の素子が不揮発性半導体メモリのメモリセルであることを特徴とする付記４に記載の半導体装置。
【０１１４】
（付記６）半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に前記第１の絶縁膜と異なる材料で第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングする工程と、前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記半導体基板をエッチングし、前記半導体基板の前記第１の領域に第１の溝を形成し、前記第２の領域に第２の溝を形成する工程と、前記第２の領域の前記第１の絶縁膜のみをサイドエッチングする工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１１５】
（付記７）前記第１の絶縁膜を酸化シリコンにより形成し、前記第２の絶縁膜を窒化シリコンにより形成することを特徴とする付記６に記載の半導体装置の製造方法。
【０１１６】
（付記８）前記第２の絶縁膜を除去する工程の後に、前記第１及び第２の領域の前記第１の絶縁膜を除去する工程と、前記第１の領域の前記第１の溝間に第３の絶縁膜を形成し、第２の領域の前記第２の溝間に第４の絶縁膜を形成する工程とを有することを特徴とする付記６に記載の半導体装置の製造方法。
【０１１７】
（付記９）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記８に記載の半導体装置の製造方法。
【０１１８】
（付記１０）半導体基板の第１の領域に第１の絶縁膜を形成し、第２の領域に前記第１の絶縁膜と同一の絶縁材料で前記第１の絶縁膜よりも膜厚が大きい第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜の上に前記第１及び第２の絶縁膜と異なる絶縁材料で第３の絶縁膜を形成する工程と、前記第３の絶縁膜をパターニングする工程と、前記第３の絶縁膜をマスクとして前記第１及び第２の絶縁膜並びに前記半導体基板をエッチングし、前記第１の領域に第１の溝を形成し、第２の領域に第２の溝を形成する工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１１９】
（付記１１）前記第１及び第２の絶縁膜を酸化シリコンにより形成し、前記第３の絶縁膜を窒化シリコンにより形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２０】
（付記１２）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２１】
（付記１３）半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上にレジスト膜を形成し、前記第１の領域のレジスト膜をパターニングする工程と、前記レジスト膜をマスクとして前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングし、前記レジスト膜の開口部よりも狭い幅の第１の溝を形成する工程と、前記レジスト膜を除去する工程と、前記第１の領域の前記第２の絶縁膜をパターニングする工程と、前記第１の領域の前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記半導体基板をエッチングし、前記第１の領域の前記第２の絶縁膜の開口部と同じ幅の第２の溝を形成する工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１２２】
（付記１４）前記第１の絶縁膜を酸化シリコンにより形成し、前記第２の絶縁膜を窒化シリコンにより形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１２３】
（付記１５）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１２４】
（付記１６）半導体基板の第１の領域に第１の絶縁膜を形成し、第２の領域に前記第１の絶縁膜と同一絶縁材料で前記第１の絶縁膜よりも膜厚が大きい第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜の上に半導体膜を形成する工程と、前記半導体膜の上に前記第１及び第２の絶縁膜と異なる絶縁材料で第３の絶縁膜を形成する工程と、前記第３の絶縁膜をパターニングする工程と、前記第３の絶縁膜をマスクとして前記半導体膜、前記第１及び第２の絶縁膜並びに前記半導体基板をエッチングし、前記第１の領域に第１の溝を形成し、前記第２の領域に第２の溝を形成する工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１２５】
（付記１７）前記第１及び第２の絶縁膜を酸化シリコンにより形成し、前記第３の絶縁膜を窒化シリコンにより形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１２６】
（付記１８）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１２７】
（付記１９）前記半導体膜を利用して前記ＭＯＳトランジスタ及び前記メモリセルの少なくとも一方のゲート電極を形成する工程とを有することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１２８】
（付記２０）半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成する工程と、水素雰囲気中で熱処理を施して前記第１の溝の上側縁部と前記第１の絶縁膜との間に隙間を形成する工程と、前記第１の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第２の溝を形成する工程と、前記第１及び第２の溝の内面を酸化する工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１２９】
（付記２１）前記第１の絶縁膜を酸化シリコンにより形成し、前記第２の絶縁膜を窒化シリコンにより形成することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１３０】
（付記２２）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１３１】
（付記２３）半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成する工程と、前記第１の溝の面を酸化する工程と、前記第１の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第２の溝を形成する工程と、前記第２の溝の内面を酸化するとともに前記第１の溝の内面を更に酸化して、前記第１の溝の上側縁部と前記半導体基板との界面の曲率を前記第２の溝の上側縁部と前記半導体基板との界面の曲率よりも大きくする工程と、前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、前記第２の絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１３２】
（付記２４）前記第１の絶縁膜を酸化シリコンにより形成し、前記第２の絶縁膜を窒化シリコンにより形成することを特徴とする付記２３に記載の半導体装置の製造方法。
【０１３３】
（付記２５）更に、前記第１の領域にＭＯＳトランジスタを形成し、前記第２の領域にメモリセルを形成する工程を有することを特徴とする付記２３に記載の半導体装置の製造方法。
【０１３４】
【発明の効果】
以上説明したように、本発明によれば、不揮発性半導体装置のメモリセルのように高い電圧が供給される素子が形成された領域の素子分離膜の上側縁部と半導体基板との界面の曲率を、ＭＯＳトランジスタのように低い電圧で動作する素子が形成された領域の素子分離膜の上側縁部と半導体基板との界面の曲率よりも大きくしているので、メモリセル等の特性及び信頼性が向上すると共に、半導体装置の高集積化が達成されるという効果を奏する。
【図面の簡単な説明】
【図１】図１は従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図２】図２は従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図３】図３は従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図４】図４は従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図５】図５は、素子分離膜の上側縁部の形状を拡大して示す図である。
【図６】図６は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図９】図９は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図１０】図１０は本発明の第１の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その５）である。
【図１１】図１１（ａ）は、第１の実施の形態の半導体装置のメモリセル形成部の溝の上側縁部を拡大して示す図であり、図１１（ｂ）は周辺回路形成部の溝の上側縁部を拡大して示す図である。
【図１２】図１２は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図１３】図１３は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図１４】図１４は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図１５】図１５は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図１６】図１６は、本発明の第２の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その５）である。
【図１７】図１７は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図１８】図１８は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図１９】図１９は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図２０】図２０は、本発明の第３の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図２１】図２１は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図２２】図２２は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図２３】図２３は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図２４】図２４は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図２５】図２５は、本発明の第４の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その５）である。
【図２６】図２６（ａ）は第４の実施の形態の半導体装置のメモリセル形成部の素子分離膜の上側縁部の形状を拡大して示す図、図２６（ｂ）は周辺回路形成部の素子分離膜の上側縁部の形状を拡大して示す図である。
【図２７】図２７は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図２８】図２８は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図２９】図２９は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図３０】図３０は本発明の第５の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図３１】図３１は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図３２】図３２は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図３３】図３３は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図３４】図３４は、本発明の第６の実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【符号の説明】
１０，１００…半導体基板、
１１、２１，２２ａ，２２ｂ，３１，４１，４２ａ，４２ｂ，５１，６１，１０１…パッド酸化膜、
１２，２３，３２，４４，５２，６２，１０２…窒化シリコン膜、
１３ａ，１３ｂ，２４ａ，２４ｂ，３４，３５，４５ａ，４５ｂ，５４，５５，６３，６５，１０３ａ，１０３ｂ…溝（トレンチ）、
１５，２５，２６，３６，３７，４６，４７，５６，５７，６４，６６，６７，１０５…酸化シリコン膜、
１６ａ，１６ｂ，２７ａ，２７ｂ，３８ａ，３８ｂ，４８ａ，４８ｂ，５８ａ，５８ｂ，６８ａ，６８ｂ，１０６ａ，１０６ｂ…素子分離膜、
１７ａ，２８ａ，３９ａ，５９ａ，６９ａ，１０７ａ…トンネル酸化膜、
１７ｂ，２８ｂ，３９ｂ，５９ｂ，６９ｂ，１０７ｂ…ゲート酸化膜、
１８，１０８ａ…フローティングゲート、
１９，１０９…中間絶縁膜、
２０ａ，１１０ａ…コントロールゲート、
２０ｂ，１１０ｂ…ゲート電極、
２１，１１１…層間絶縁膜、
２２ａ，１１２ａ…ビット線、
２２ｂ，１１２ｂ…配線、
３３，５３…レジスト膜、
４３…ポリシリコン膜。
Claims (8)
- 半導体基板の第１の領域に形成された複数の第１の素子と、
前記第１の領域の前記第１の素子間に形成された第１の溝と、
前記第１の溝を埋める絶縁材料により構成された第１の素子分離膜と、
前記半導体基板の第２の領域に形成されて前記第１の素子よりも高い電圧が供給される複数の第２の素子と、
前記第２の領域の前記第２の素子間に形成された第２の溝と、
前記第２の溝を埋める絶縁材料により構成された第２の素子分離膜とを有し、
前記第２の素子分離膜の上側縁部と前記半導体基板との界面の曲率が、前記第１の素子分離膜の上側縁部と前記半導体基板との界面の曲率よりも大きいことを特徴とする半導体装置。 - 半導体基板の第１の領域に複数の第１の溝を形成し、第２の領域に複数の第２の溝を形成する工程と、
前記第２の溝の上側縁部の曲率を大きくする工程と、
前記第１及び第２の溝を絶縁材料で埋める工程と、
前記第１の領域に第１の素子を形成し、前記第２の領域に前記第１の素子よりも高い電圧が供給される第２の素子を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に前記第１の絶縁膜と異なる材料で第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングする工程と、
前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記半導体基板をエッチングし、前記半導体基板の前記第１の領域に第１の溝を形成し、前記第２の領域に第２の溝を形成する工程と、
前記第２の領域の前記第１の絶縁膜のみをサイドエッチングする工程と、
前記第１及び第２の溝の内面を酸化する工程と、
前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、
前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の第１の領域に第１の絶縁膜を形成し、第２の領域に前記第１の絶縁膜と同一の絶縁材料で前記第１の絶縁膜よりも膜厚が大きい第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜の上に前記第１及び第２の絶縁膜と異なる絶縁材料で第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をパターニングする工程と、
前記第３の絶縁膜をマスクとして前記第１及び第２の絶縁膜並びに前記半導体基板をエッチングし、前記第１の領域に第１の溝を形成し、第２の領域に第２の溝を形成する工程と、
前記第１及び第２の溝の内面を酸化する工程と、
前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、
前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上にレジスト膜を形成し、前記第１の領域のレジスト膜をパターニングする工程と、
前記レジスト膜をマスクとして前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングし、前記レジスト膜の開口部よりも狭い幅の第１の溝を形成する工程と、
前記レジスト膜を除去する工程と、
前記第１の領域の前記第２の絶縁膜をパターニングする工程と、
前記第１の領域の前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記半導体基板をエッチングし、前記第１の領域の前記第２の絶縁膜の開口部と同じ幅の第２の溝を形成する工程と、
前記第１及び第２の溝の内面を酸化する工程と、
前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、
前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の第１の領域に第１の絶縁膜を形成し、第２の領域に前記第１の絶縁膜と同一絶縁材料で前記第１の絶縁膜よりも膜厚が大きい第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜の上に半導体膜を形成する工程と、
前記半導体膜の上に前記第１及び第２の絶縁膜と異なる絶縁材料で第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をパターニングする工程と、
前記第３の絶縁膜をマスクとして前記半導体膜、前記第１及び第２の絶縁膜並びに前記半導体基板をエッチングし、前記第１の領域に第１の溝を形成し、前記第２の領域に第２の溝を形成する工程と、
前記第１及び第２の溝の内面を酸化する工程と、
前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、
前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成する工程と、
水素雰囲気中で熱処理を施して前記第１の溝の上側縁部と前記第１の絶縁膜との間に隙間を形成する工程と、
前記第１の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第２の溝を形成する工程と、
前記第１及び第２の溝の内面を酸化する工程と、
前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、
前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の第１及び第２の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に前記第１の絶縁膜と異なる絶縁材料で第２の絶縁膜を形成する工程と、
前記第２の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成する工程と、
前記第１の溝の内面を酸化する工程と、
前記第１の領域の前記第２の絶縁膜、前記第１の絶縁膜及び前記半導体基板をエッチングして第２の溝を形成する工程と、
前記第２の溝の内面を酸化するとともに前記第１の溝の内面を更に酸化して、前記第１の溝の上側縁部と前記半導体基板との界面の曲率を前記第２の溝の上側縁部と前記半導体基板との界面の曲率よりも大きくする工程と、
前記第１及び第２の溝内に絶縁材料を埋めて第１の素子分離膜及び第２の素子分離膜を形成する工程と、
前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164998A (ja) * | 2004-12-02 | 2006-06-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007013074A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10259728B4 (de) * | 2002-12-19 | 2008-01-17 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Grabenisolationsstruktur und Verfahren zum Steuern eines Grades an Kantenrundung einer Grabenisolationsstruktur in einem Halbleiterbauelement |
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| JP4564272B2 (ja) * | 2004-03-23 | 2010-10-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2005332885A (ja) * | 2004-05-18 | 2005-12-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR100562153B1 (ko) * | 2004-07-23 | 2006-03-17 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| US7297597B2 (en) * | 2004-07-23 | 2007-11-20 | Promos Technologies, Inc. | Method for simultaneously fabricating ONO-type memory cell, and gate dielectrics for associated high voltage write transistors and gate dielectrics for low voltage logic transistors by using ISSG |
| JP2006286788A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2006332404A (ja) * | 2005-05-27 | 2006-12-07 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| KR100624962B1 (ko) * | 2005-07-04 | 2006-09-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100690911B1 (ko) * | 2005-07-18 | 2007-03-09 | 삼성전자주식회사 | 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법 |
| US7875516B2 (en) * | 2007-09-14 | 2011-01-25 | Qimonda Ag | Integrated circuit including a first gate stack and a second gate stack and a method of manufacturing |
| JP2011044503A (ja) | 2009-08-19 | 2011-03-03 | Sharp Corp | 半導体装置の製造方法、及び、半導体装置 |
| CN107026192B (zh) * | 2016-02-02 | 2020-05-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置的制造方法 |
| CN106783983A (zh) * | 2016-11-18 | 2017-05-31 | 珠海格力电器股份有限公司 | 一种绝缘栅双极型晶体管器件及其制造方法 |
| US11158533B2 (en) * | 2018-11-07 | 2021-10-26 | Vanguard International Semiconductor Corporation | Semiconductor structures and fabrication method thereof |
| CN111524890B (zh) * | 2020-04-23 | 2023-08-22 | 上海华虹宏力半导体制造有限公司 | 一种增加嵌入式内存擦写窗口的工艺方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260660A (ja) * | 1989-03-31 | 1990-10-23 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH09129720A (ja) * | 1995-11-06 | 1997-05-16 | Sony Corp | トレンチ絶縁分離型半導体装置の製法 |
| JP2000311938A (ja) * | 1999-04-28 | 2000-11-07 | Sharp Corp | 素子分離領域の形成方法 |
| JP2001068652A (ja) * | 1999-08-30 | 2001-03-16 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JP3611226B2 (ja) | 1996-09-17 | 2005-01-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| KR100604960B1 (ko) * | 1997-03-28 | 2006-07-26 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법 |
| US5858830A (en) * | 1997-06-12 | 1999-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making dual isolation regions for logic and embedded memory devices |
| JP4592837B2 (ja) * | 1998-07-31 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000164691A (ja) * | 1998-11-25 | 2000-06-16 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6281050B1 (en) * | 1999-03-15 | 2001-08-28 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device and a nonvolatile semiconductor storage device |
| TW452834B (en) * | 1999-03-18 | 2001-09-01 | Toshiba Corp | Nonvolatile semiconductor memory device and manufacture thereof |
| JP3651760B2 (ja) * | 1999-03-18 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4149095B2 (ja) * | 1999-04-26 | 2008-09-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6265292B1 (en) * | 1999-07-12 | 2001-07-24 | Intel Corporation | Method of fabrication of a novel flash integrated circuit |
| US6228727B1 (en) * | 1999-09-27 | 2001-05-08 | Chartered Semiconductor Manufacturing, Ltd. | Method to form shallow trench isolations with rounded corners and reduced trench oxide recess |
| US6150234A (en) * | 1999-12-16 | 2000-11-21 | Vlsi Technology, Inc. | Trench-diffusion corner rounding in a shallow-trench (STI) process |
| US6225167B1 (en) * | 2000-03-13 | 2001-05-01 | Taiwan Semiconductor Manufacturing Company | Method of generating multiple oxide thicknesses by one oxidation step using NH3 nitridation followed by re-oxidation |
| KR100346842B1 (ko) * | 2000-12-01 | 2002-08-03 | 삼성전자 주식회사 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
| KR100346844B1 (ko) * | 2000-12-09 | 2002-08-03 | 삼성전자 주식회사 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
| JP4911826B2 (ja) * | 2001-02-27 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US6518146B1 (en) * | 2002-01-09 | 2003-02-11 | Motorola, Inc. | Semiconductor device structure and method for forming |
| DE10259728B4 (de) * | 2002-12-19 | 2008-01-17 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Grabenisolationsstruktur und Verfahren zum Steuern eines Grades an Kantenrundung einer Grabenisolationsstruktur in einem Halbleiterbauelement |
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2005
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260660A (ja) * | 1989-03-31 | 1990-10-23 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH09129720A (ja) * | 1995-11-06 | 1997-05-16 | Sony Corp | トレンチ絶縁分離型半導体装置の製法 |
| JP2000311938A (ja) * | 1999-04-28 | 2000-11-07 | Sharp Corp | 素子分離領域の形成方法 |
| JP2001068652A (ja) * | 1999-08-30 | 2001-03-16 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164998A (ja) * | 2004-12-02 | 2006-06-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007013074A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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