JP2006286788A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】
複数の電圧で動作するトランジスタを集積化し、且つ複数種類のトランジスタがそれぞれ所望の特性を発揮する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成され、高電圧トランジスタ領域、低電圧トランジスタ領域を画定するＳＴＩであって、熱酸化膜を含み、窒化膜は含まない第1ライナを有するとともに、前記高電圧トランジスタ領域の少なくとも一部を囲む第１ＳＴＩと、熱酸化膜と窒化膜を積層した第２ライナを有するとともに、前記低電圧トランジスタ領域を囲む第２ＳＴＩとを有するＳＴＩと、を有する。
【選択図】 図２−９

Description

本発明は、半導体装置とその製造方法に関し、特に微細化した低電圧高速動作の半導体素子と高耐圧の半導体素子とを集積化した複合半導体装置とその製造方法に関する。
ブロードバンド時代においては、デジタル化の進展と共に、コンシューマ関連機器やＩＴ関連機器の融合とマルチメディア化が加速度的に進行している。このような急速な変化と共に、サーバや通信システムなどの基幹系に加え、、多様な携帯端末機器や家庭用エレクトロニクス機器においても、機能の拡充と共に、性能面でも現在の数百倍もの性能向上が求められる。このようなニーズに基づき、半導体装置の設計は高速化、多様化している。特にシステムオンチップ（ＳｏＣ）と呼ばれる１チップに複数の機能を搭載した半導体装置の要求が増加している。
システムオンチップにおいては、低電圧動作の論理回路と高電圧動作の不揮発性メモリ制御回路のような異種回路を混載する要請も強い。これを実現するには、低電圧動作の論理回路と高電圧動作の不揮発性メモリ制御回路とを同一半導体基板上に集積化することが必要となる。
不揮発性メモリは、ＮＯＲ型フラッシュメモリのようなチャネルホットエレクトロン（ＣＨＥ）注入による書き込みとファウラーノルドハイム（Fowler-Nordheim, FN）トンネルによる消去に１０Ｖ程度の電圧を用いた動作、ＮＡＮＤ型フラッシュメモリのようなＦＮトンネルによる書き込みと消去に２０Ｖ程度の電圧を用いた動作が必要になる。このような高電圧を制御するために、高耐圧ＣＭＯＳトランジスタが必要である。高耐圧トランジスタにおいては、絶縁ゲート構造の信頼性が求められる。
素子分離は、バーズビークを伴う局所酸化（ＬＯＣＯＳ）に代え、素子分離溝をエッチングした後、酸化シリコン膜ライナを介して絶縁物等を埋め込むシャロートレンチアイソレーション（ＳＴＩ）が用いられるようになった。埋め込み絶縁膜としては、多くの場合、埋め込み特性のよい高密度プラズマ（ＨＤＰ）酸化シリコン膜が用いられる。ＨＤＰ酸化シリコン膜はコンプレッシブなストレスを有し、トランジスタ特性を劣化させる。そこで酸化シリコン膜の上に天才留守トレスを有する窒化シリコンライナを積層する。素子分離溝を埋め込む酸化シリコン膜等を堆積した後、基板表面上の不要な酸化シリコン膜を除去するのに化学機会研磨（ＣＭＰ）が用いられ、ＣＭＰのストッパとして、シリコン基板上にバッファ膜としての酸化シリコン膜を介して窒化シリコン膜が形成される。窒化シリコン膜は、エッチング時にハードマスクとして利用することもできる。ＣＭＰ後には、窒化シリコン膜を熱燐酸等で除去する。さらにバッファとして用いた酸化シリコン膜もフッ酸水溶液処理等で除去する。この酸化膜エッチングでＳＴＩの酸化シリコンもエッチされる。
ＳＴＩの周縁がエッチされて、基板表面より引き下がり、隣接する活性領域肩部が露出すると、その上方にゲート電極を形成した時、肩部に電界集中が生じ、トランジスタの特性を劣化させる。
特開２００３−２７３２０６号公報は、酸化膜、窒化膜の積層からなるハードマスクを用いてＳＴＩ用のトレンチ（溝）をエッチングした後、酸化膜をサイドエッチして活性領域周縁表面を露出し、ケミカルドライエッチングを行って、活性領域肩部を丸め込むことを教示する。活性領域肩部の丸め込みにより電界集中が生じにくくなると共に、トレンチ形成用のドライエッチングによるダメージ層が除去され、清浄なＳｉ表面を露出する効果もある。
特開２００３−２７３２０６号公報 なお、サイドエッチング後に熱酸化を行うことによっても、同様の肩部の丸め込み、ダメージ層の除去（酸化膜への変換）が行える。
論理回路においては、高速化と消費電力の低減等の要請から、トランジスタのゲート長の短縮化と動作電圧の低電圧化が進んでいる。例えば、６５ｎｍのゲート長で、１．０Ｖの電源電圧という規格が主流になりつつある。不揮発性メモリを集積化する場合には、上述の様に不揮発性メモリ制御用の高電圧トランジスタと不揮発性メモリセルも必要である。周辺機器の電源電圧は、３．３Ｖまたは２．５Ｖが主流であるので、このような中電圧トランジスタも必要である。このように、多種類の電源電圧の素子を混載する論理回路が通常である。
スタティック（Ｓ）ＲＡＭの微細化も進み、ＭＯＳトランジスタのチャネル幅は０.１２μｍ程度まで微細化されている。０．１２μｍ幅の活性領域をパタ−ニングするにはホトリソグラフィ技術にも制約が生まれる。ＫｒＦエキシマレーザを用いたホトリソグラフィは、パターン幅０．１４μｍ位が限界であり、それ以下の寸法の加工には、ＡｒＦエキシマレーザを用いたホトリソグラフィが必要とされる。ＫｒＦ用のレジストはフェノール樹脂であるが、ＡｒＦ用のレジストはアクリル酸樹脂であり、窒化シリコンに対するエッチングレート比は、平面部で約１、パターン角部では約０．５しかない。反射光低減のため、裏面反射防止膜（ＢＡＲＣ）も必要である。一般的にＢＡＲＣの最適膜厚は、８０ｎｍ程度である。ＢＡＲＣに対するＡｒＦレジストのエッチングレート比も、平面部で約１、角部で約０．５しかない。ＡｒＦレジストのエッチング耐性は、ＫｒＦレジストの約半分である。
レジスト膜厚を厚くすると、狭いパターンを形成した時、現像時の現像液の表面張力の影響で、現像後にパターン倒れが生じる。レジストパターンのアスペクト比は２．５以下が望ましい。パタ−ン幅が０．１２μｍ（１２０ｎｍ）の場合、レジスト膜厚は３００ｎｍ以下となる。
ＳＴＩのトレンチエッチング用のハードマスクは、通常厚さ１２０ｎｍ程度の窒化膜と、その下に窒化膜除去用の燐酸ボイルでシリコン表面を保護する酸化膜を必要とする。さらに厚さ８０ｎｍ程度のＢＡＲＣも必要である。これらのエッチングに厚さ３００ｎｍ程度のＡｒＦレジストは耐えられない。他のハードマスク層を用いることが望まれる。
特開２００３−２７３２０７号公報は、酸化膜／アモルファスシリコン膜／窒化膜の積層ハードマスクを教示する。シリコン膜は、酸化膜、窒化膜などに対するエッチングの選択性にも優れている。
特開２００３−２７３２０７号公報 複数種類のトランジスタを集積化する場合、それぞれの製造プロセスが互いに影響を与え、所望の結果を得られないことがある。複数種類のトランジスタを集積化しつつ、それぞれ所望の特性を実現することが望まれる。
本発明の目的は、複数の電圧で動作するトランジスタを集積化し、且つ複数種類のトランジスタがそれぞれ所望の特性を有する複合半導体装置を提供することである。
本発明の他の目的は、複数の電圧で動作するトランジスタを集積化し、且つ複数種類のトランジスタがそれぞれ所望の特性を実現できる複合半導体装置の製造方法を提供することである。
本発明の他の目的は、高電圧トランジスタと低電圧トランジスタを同一チップ上に形成し、それぞれ所望の特性と、高い信頼性を実現可能な半導体装置の製造方法を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成され、高電圧トランジスタ領域、低電圧トランジスタ領域を画定するＳＴＩであって、熱酸化膜を含み、窒化膜は含まない第1ライナを有するとともに、前記高電圧トランジスタ領域の少なくとも一部を囲む第１ＳＴＩと、熱酸化膜と窒化膜を積層した第２ライナを有するとともに、前記低電圧トランジスタ領域を囲む第２ＳＴＩとを有するＳＴＩと、
を有する半導体装置。
が提供される。
本発明の他の観点によれば、
（ａ）高電圧トランジスタ領域と低電圧トランジスタ領域を有する半導体基板に対し、第１のハードマスク層、第１のホトリソグラフィによるレジストパターンを用いて前記高電圧トランジスタ領域を囲む第１の素子分離溝をエッチする工程と、
（ｂ）前記第１の素子分離溝表面を熱酸化する工程と、
（ｃ）前記半導体基板に対し、第２のハードマスク層、第２のホトリソグラフィによるレジストパターンを用いて、前記低電圧トランジスタ領域を囲む第２の素子分離溝をエッチする工程と、
（ｄ）工程（ｃ）に続き、前記第１、第２の素子分離溝表面を熱酸化する工程と、
（ｅ）工程（ｄ）に続き、前記第１、第２の素子分離溝内に窒化膜のライナを形成する工程と、
を含む半導体装置の製造方法
が提供される。
高電圧トランジスタ領域を囲むＳＴＩが窒化膜を含まないことにより、特性の経時変化を低減できる。高電圧トランジスタ領域を囲むＳＴＩの熱酸化を低電圧トランジスタ領域を囲むＳＴＩの熱酸化とは別に行うことにより、低電圧トランジスタに悪影響を与えず、高電圧トランジスタの特性を良好に保つことができる。
以下、図面を参照して本発明の実施例を説明する。
図１Ａ−１Ｌは、本発明の第1の実施例による半導体装置の製造方法と、その変形例を示す半導体基板の断面図である。
図１Ａに示すように、例えばｐ型シリコン基板で形成された半導体基板1は、左側に示す低電圧領域ＬＶと右側に示す高電圧領域ＨＶを含む。半導体基板1の表面上に、例えば熱酸化により厚さ１０ｎｍの熱酸化膜２を成長し、その上に低圧（ＬＰ）化学気相堆積（ＣＶＤ）により厚さ1２0ｎｍの窒化シリコン膜３を成長する。窒化シリコン膜３の上に、ＣＶＤにより厚さ１５０ｎｍのポリシリコン膜５とその上に後にポリシリコン層の酸化防止膜として機能する厚さ７ｎｍの窒化シリコン膜６を成長する。これらの膜は、ハードマスクであり、かつ化学機械研磨（ＣＭＰ）におけるストッパとしての機能を有する。
図１Ｂに示すように、窒化シリコン膜６の上に、厚さ８０ｎｍの底面反射防止膜ＢＡＲＣ１と厚さ５００ｎｍのＫｒＦレジスト膜を塗布する。レジスト膜を露光現像し、高電圧領域に対するエッチングマスクとして機能するレジストパターンＲＰ１を形成する。低電圧領域はすべてレジストパターンＲＰ1によって覆われている。高電圧領域の活性領域の最小幅は、０．２μｍ程度であるので、照明系はＫｒＦエキシマレーザでよく、レジスト膜厚は０.５μｍ程度あってもよい。
図１Ｃに示すように、レジストパターンＲＰ１をエッチングマスクとし、ＣＦ４＋ＣＨＦ３＋Ａｒ等、ＣＦ4を含む混合ガスをエッチャントガスとして底面反射防止膜ＢＡＲＣ１、窒化シリコン膜６、ポリシリコン層５、窒化シリコン膜３、酸化シリコン膜２をエッチングし、シリコン基板表面を露出する。エッチングガスをＨＢｒ＋Ｏ２，Ｃｌ２＋Ｏ２等、ＨＢｒやＣｌ２を含む混合ガスに代え、シリコン基板１に深さ約３００ｎｍ程度の素子分離溝をエッチングする。ＫｒＦレジストに対してＢＡＲＣ、窒化シリコンは、平面での選択比が２程度、角部の選択比が１程度あるので、厚さ５００ｎｍのレジストパターンＲＰ１を用い、シリコン基板表面上の積層をエッチングできる。シリコン基板１のエッチングにおいては、エッチされたハードマスクもエッチングマスクとして機能する。
図１Ｄに示すように、高電圧領域の素子分離溝をエッチングした後、残っていればレジストパターンを除去し、底面反射防止膜ＢＡＲＣ１を除去し、フッ酸水溶液処理により、酸化シリコン膜２を４０ｎｍ程度サイドエッチングする。その後熱酸化により、露出しているシリコン表面に厚さ４０ｎｍ程度の熱酸化膜７を形成する。酸化シリコン膜２のサイドエッチングにより、高電圧領域の活性領域周縁の上面も露出しているため、酸化は上面と側面から行なわれ、活性領域を断面で見た時の肩部が丸め込まれる。肩部断面の曲率半径が大きくなり電界集中が生じにくくなる。なお、ポリシリコン層５は、側面が酸化され、酸化膜７ｘが生じるが、上面は窒化シリコン膜６で覆われているので、酸化されない。
図１Ｅに示すように、ＡｒＦ用底面反射防止膜ＢＡＲＣ２を厚さ８０ｎｍ程度、ＡｒＦ用レジスト膜を厚さ３００ｎｍ程度塗布し、ＡｒＦエキシマレーザで露光し、現像してレジストパターンＲＰ２を形成する。低電圧領域の活性領域の最小幅は１２０ｎｍ程度であるため、ＡｒＦホトリソグラフィが好ましく、レジストマスクＲＰ２の高さは３００ｎｍ程度に制限することが好ましい。
図１Ｆに示すように、レジストパターンＲＰ２をエッチングマスクとし、ＢＡＲＣ２、窒化膜６、ポリシリコン膜５、窒化膜３、酸化膜２を、例えば上述のＣＦ4を含む混合ガスをエッチャントガスとしてエッチングする。エッチングされる膜のレジストパターンに対するエッチング選択比は１程度なので、平面部ではＢＡＲＣ２がかろうじて残る程度までエッチングが進む。パターン角部おいてはプラズマが電界集中するため選択比は０.７程度まで低下し、ポリシリコン膜５の周縁はエッチングされる。
図１Ｇに示すように、残るＢＡＲＣ２（残っていればレジストパターンも）を除去し、ハードマスクをエッチングマスクとしてシリコン基板１を深さ３００ｎｍ程度、例えば上述のＨＢｒやＣｌ2を含む混合ガスをエッチングガスとしてエッチする。シリコンと酸化膜とは２０程度の選択比が取れるため、高電圧領域における酸化膜７で被覆されたシリコン基板１がエッチングでダメージを受けることは少ない。薄い窒化膜６はエッチングされ、シリコンに対するエッチングによってポリシリコン膜５もエッチングされる。ポリシリコン膜５がダミー的にエッチングされている間は、その下の窒化シリコン膜３はエッチされない。窒化膜３は、エッチストッパとして機能する。なお、図１Ｄの工程で生じた酸化膜７ｘはエッチングしきれず、残渣７ｒ及びその側壁上にシリコンの残渣５ｒが残るであろう。
図１Ｈに示すように、低電圧領域における素子分離溝をエッチングした後、溝表面に露出したシリコン表面を熱酸化し、厚さ５ｎｍ程度のバッファ用熱酸化膜８を形成する。高電圧領域も酸化雰囲気に曝されるが、厚さ４０ｎｍ程度の酸化シリコン膜７が既に形成されているので、酸化膜厚の増加は少ない。低電圧領域の活性領域は、側壁に５ｎｍ程度の熱酸化膜が形成されるのみであり、活性領域断面における肩部の曲率半径は、高電圧領域の活性領域断面における肩部の曲率半径よりも小さい。続いて、ＬＰＣＶＤにより、基板全面に窒化シリコン膜９を厚さ５ｎｍ程度堆積する。この窒化シリコン膜９は、テンサイル（引っ張り）ストレスを有し、後に素子分離溝を埋め込む酸化シリコンのコンプレシブ（圧縮）ストレスを相殺し、トランジスタの能力を維持する。
図１Ｉに示すように、高密度プラズマ（ＨＤＰ）による酸化シリコン膜１１を厚さ５００ｎｍ程度堆積し、素子分離溝を埋め込む。酸化膜（Ｏ）／窒化膜（Ｎ）／酸化膜（Ｏ）のＯＮＯ構造のＳＴＩが形成される。なお、素子分離溝が埋め戻せ、良質な絶縁膜が形成できれば、他の成膜法を用いてもよい。
図１Ｊに示すように、化学機械研磨（ＣＭＰ）により、ＨＤＰ酸化シリコン膜を研磨し、平坦部上のＨＤＰ酸化膜１１を除去し、素子分離溝内のみに酸化シリコン膜１１を残す。窒化シリコン膜３が、ＣＭＰに対するストッパとして機能する。ＳＴＩが完成した後は、ゲート絶縁膜形成前に、窒化シリコン膜３、バッファ用酸化シリコン膜２は除去する必要がある。
図１Ｋに示すように、燐酸ボイルにより窒化シリコン膜３を除去し、フッ酸水溶液により酸化シリコン膜２を除去する。なお、酸化シリコンである素子分離溝内のライナ７及び埋め込み膜１１もフッ酸水溶液によるエッチングを受ける。高電圧領域においては、図１Ｄに示す熱酸化により、活性領域断面の肩部の曲率半径が大きくされているため、ＭＯＳトランジスタを形成した時のチャネル領域端部における閾値変化が低減される。
なお、図１Ｈの工程において、低電圧領域及び高電圧領域共に、素子分離溝内の酸化膜ライナ８，７上に共通に窒化膜ライナ９を形成し、その上に埋め込み酸化膜１１を堆積した。高電圧領域においてＯＮＯ構造の窒化膜が電荷キャリヤのトラップとして働く可能性がある場合、高電圧領域の窒化膜はないほうが好ましい。
図１Ｌに示すように、図１Ｈの工程で窒化シリコン膜９を堆積した後、Ｉ線レジストパターンＲＰ３を形成して所望の高電圧領域を露出し、上述のＣ4Ｆ8を含むエッチャントガスにより窒化シリコン膜９をエッチング除去する。例えば、ＮＡＮＤフラッシュメモリセルのように２０Ｖ程度の高電圧を用いる場合、ＯＮＯ構造は電荷をトラップし、閾値をシフトさせる可能性がある。このような場合には、窒化シリコン膜を除去することが好ましい。
第１の実施例においては、ポリシリコン膜を含むハードマスクを用いたが、ＫｒＦリソグラフィにおいてはレジスト膜を厚くできるため、ポリシリコンのハードマスクは必ずしも必要ない。
図２Ａ−２Ｋは、第２の実施例とその変形例とを示す半導体基板の断面図である。
図２Ａに示すように、シリコン基板１の表面を熱酸化して厚さ１０ｎｍ程度の熱酸化膜２を形成し、その上にＬＰＣＶＤにより厚さ１２０ｎｍ程度の窒化シリコン膜３を堆積する。
図２Ｂに示すように、窒化シリコン膜３の上に、厚さ８０ｎｍ程度の底面反射防止膜ＢＡＲＣ３と、厚さ５００ｎｍ程度のＫｒＦレジスト膜を塗布し、レジスト膜をＫｒＦエキシマレーザで露光し、現像してレジストパターンＲＰ４を形成する。このレジストパターンＲＰ４をエッチングマスクとし、第１の実施例同様、底面反射防止膜ＢＡＲＣ３、窒化シリコン膜３、酸化シリコン膜２をエッチングし、さらにシリコン基板１を深さ３００ｎｍ程度エッチングする。その後レジストパターンＲＰ４は除去する。
図２Ｃに示すように、フッ酸水溶液のウエットエッチングにより酸化シリコン膜２を４０ｎｍ程度サイドエッチングして後退させ、熱酸化により厚さ４０ｎｍ程度の熱酸化膜７を形成する。図１Ｄで説明したように、高電圧領域の活性領域を囲む素子分離溝側面及び活性領域周縁の上面が酸化され、断面の肩部における曲率半径が大きくなる。なお、窒化シリコン膜３の上にポリシリコン膜は形成されておらず、図１Ｆに示した側壁酸化膜７ｘ、従って図１Ｇに示した酸化シリコンの残渣７ｒは生じない。
図２Ｄに示すように、ポリシリコン膜５を厚さ１５０ｎｍ程度堆積する。必要に応じてＩ線レジスト膜を塗布し、高電圧領域を開口する露光現像を行なってレジストパターンＲＰ５を形成する。なお、ポリシリコン膜５を酸化から遮蔽する必要はないので、図１Ａに示した窒化シリコン膜６は、形成しない。
図２Ｅにしめすように、ＨＢｒやＣｌ２を含む混合ガスをエチャントガスとしてポリシリコン膜５を３００ｎｍ程度エッチングする。その後、レジストパターンＲＰ５は除去する。このエッチングは、素子分離溝上方におけるポリシリコン膜５の表面の凹凸を低減する機能を有する。素子分離溝内がポリシリコン膜で埋め込まれる場合等、さほど表面平坦化の必要がない場合には、レジストパターンＲＰ５形成及びその後エッチバック工程を省略してもよい。
図２Ｆに示すように、ＡｒＦ用底面反射防止膜ＢＡＲＣ４を厚さ８０ｎｍ程度、ＡｒＦ用レジスト膜を厚さ３００ｎｍ程度塗布し、低電圧領域に対するレジストパターンＲＰ６をＡｒＦエキシマレーザを用いた露光、現像によって形成する。
図２Ｇに示すように、ＡｒＦ用レジストパターンＲＰ６をエッチングマスクとし、ポリシリコン膜５、窒化シリコン膜３、酸化シリコン膜２のエッチングを行なう。その後、レジストパターンＲＰ６、ＢＡＲＣ４を除去する。
図２Ｈに示すように、パターニングされた窒化シリコン膜３を実質的なハードマスクとし、シリコン基板１に対するエッチングを第１の実施例同様に行なう。ポリシリコン膜５は、シリコンに対するエッチングによって消滅する。高電圧領域の素子分離溝内に堆積したポリシリコン膜５も除去される。
図２Ｉに示すように、エッチングして素子分離溝表面を保護するために厚さ５ｎｍ程度の酸化膜８を熱酸化により形成する。なお、酸化膜７はすでに４０ｎｍ程度の厚さを有するため、受ける影響は少ない。第１の実施例同様、高電圧領域の活性領域断面の肩部は、低電圧領域の活性領域肩部の曲率半径よりも大きくなる。その後、テンサイルストレスを有する窒化シリコン膜９を厚さ５ｎｍ程度ＬＰＣＶＤにより堆積する。前述のように、テンサイルストレスを有する窒化シリコン膜は、素子分離溝を埋め込む酸化シリコンのコンプレッシブストレスを相殺する機能を有する。
図２Ｊに示すように、必要に応じて高電圧領域を露出する開口を有するレジストパターンＲＰ７を形成し、高電圧領域における窒化シリコン膜９を除去することができる。窒化シリコン膜が電荷をトラップする可能性がある場合には、窒化シリコン膜を除去することによりその後の閾値の変動を低減することができる。なお、図２Ｊに示す工程は必要に応じて行なうものであり、必須の工程ではない。以下、窒化シリコン膜が除去されない場合を前提として説明を続ける。
図２Ｋに示すように、第１の実施例同様ＨＤＰ酸化シリコン膜１１を厚さ５００ｎｍ程度堆積し、素子分離溝を埋め込んだ後、ＣＭＰを用いて基板表面上の不要なＨＤＰ酸化膜を除去する。第１の実施例により図１Ｊで示す構造を得た状態と、第２の実施例により図２Ｋに示す構造を得た状態はほぼ同一である。その後、第１の実施例の図１Ｋの工程同様、窒化シリコン膜３、酸化シリコン膜２を除去する。
以下、低電圧領域に低電圧トランジスタ、高電圧領域に高電圧トランジスタ及びフラッシュメモリを形成する場合を説明する。
図２ＬＡは、低電圧トランジスタ領域の平面配置例を示す。ｎ型及びｐ型の活性領域ＡＲ１ｎ、ＡＲ１ｐが１つのＣＭＯＳ領域を画定する。各活性領域ＡＲ１ｎ、ＡＲ１ｐの中間部を横断して、ゲート長６５ｎｍ程度の絶縁ゲート電極ＧＬＶが形成されている。活性領域ＡＲ１ｎ、ＡＲ１ｐのチャネル幅は、最小０.１２μｍ程度である。
図２ＬＢは、高電圧トランジスタ領域の平面配置例を示す。ｎ型及びｐ型の活性領域ＡＲ２ｎ、ＡＲ２ｐが１つのＣＭＯＳ領域を画定する。各活性領域ＡＲ２ｎ，ＡＲ２ｐの中間部を横断して、ゲート電極ＧＨＶが形成されている。以下、ｎチャネルトランジスタを例にとって示し、説明する。
図２ＬＣは、フラッシュメモリ回路の概略構造を示す平面図である。図中縦方向に延在する複数の活性領域ＡＲ３が並列に配置され、複数のワードラインＷＬが活性領域ＡＲ３を横断して図中横方向に並列に形成されている。ワードラインＷＬは、各メモリセルに独立のフローティングゲートＦＧの上に、横方向に連続するコントロールゲートを積層した構造である。図中２つのワードラインＷＬに挟まれる領域が２つのメモリセルに共通のドレイン領域であり、縦方向に延在するビットラインＢＬに接続される。ワードラインＷＬに関し、ドレインと逆側にソースが形成され、ソースラインＳＬに接続される。
図２ＬＤは、フラッシュメモリの等価回路を示す。複数のフラッシュメモリセルＦＭＣが、並列に配置され、ビットラインＢＬに接続されている。各フラッシュメモリセルを独立に制御して書き込み情報を読み出すことにより、フローティングゲートに書き込まれた情報を選択的に読み出すことができる。
図２ＭＡ１、２ＭＡ２、２ＭＡ３は、低電圧トランジスタＬＶＴ、高電圧トランジスタＨＶＴ及びフラッシュメモリセルＦＭＣにおける、（ゲート電極延在方向と直交する）活性領域のチャネル長方向の断面図を示す。図２ＭＢ１、２ＭＢ２，２ＭＢ３は、図２ＭＡ１、２ＭＡ２、２ＭＡ３と直交するゲート電極延在方向の断面図を示す。以下、図番のＡ，Ｂ以下の文字は同様の意味を有する。図２Ｍ等とＡ，Ｂ以下の文字を省略して指す時は、６つの図をまとめて指す。
図２Ｍに示すように、フラッシュメモリセル用活性領域ＡＲ３の表面に、例えば厚さ１０−１５ｎｍ程度のトンネル酸化膜（組成としては酸化窒化シリコン膜）１３を形成する。他の活性領域においても付随的に酸化膜１３が形成される。
図２Ｎに示すように、ドープトアモルファスシリコン層１５を厚さ９０ｎｍ程度ＬＰＣＶＤにより堆積し、フローティングゲートを形成するため活性領域に沿ったストライプ形状にパターニングする。同時に、フラッシュメモリセル領域以外の領域におけるアモルファスシリコン膜１５は除去される。
図２Ｎに示すように、シリコン膜１５を覆って基板上に、酸化シリコン膜を厚さ６ｎｍ程度ＬＰＣＶＤで成膜し、その上に窒化シリコン膜を厚さ５ｎｍ程度ＬＰＣＶＤで成膜し、８００℃、２０分程度のウエット酸化を行い、ＯＮＯ絶縁膜１６を形成する。低電圧トランジスタ領域ＬＶＴと、高電圧トランジスタ領域ＨＶＴのＯＮＯ絶縁膜１６とトンネル酸化膜１３を選択的に除去し、これらの領域のシリコン表面を露出する。
図２Ｏに示すように、熱酸化を行なうことにより露出したシリコン表面に高電圧トランジスタに適した厚さ１５ｎｍ程度の酸化シリコン膜１９を成長する。低電圧トランジスタ領域の酸化シリコン膜１９を除去し、新たに厚さ２ｎｍ以下の酸化窒化シリコン膜２０を形成する。フラッシュメモリセル領域においては、表面がＯＮＯ絶縁膜１６で覆われているため熱酸化はほとんど生じない。その後、ＬＰＣＶＤによりポリシリコン層２１を厚さ１００ｎｍ程度堆積し、その上に窒化シリコンの反射防止膜２２を厚さ２９ｎｍ程度プラズマＣＶＤにより堆積する。
図２Ｐに示すように、フラッシュメモリセル領域において積層ゲート電極をパターニングする。低電圧トランジスタ領域及び高電圧トランジスタ領域はレジストマスクで覆ってポリシリコン膜２１を全面的に残す。その後、フラッシュメモリセル領域においてＡｓ+イオンを加速エネルギ３０ｋｅＶ、ドーズ量５×１０14ｃｍ-2（５Ｅ１４のように標記する）程度イオン注入し、フラッシュメモリセルのソース／ドレイン２５を形成する。積層ゲート電極のパターニング後又はイオン注入後レジストマスクは除去する。積層ゲート電極の側壁を熱酸化し、酸化膜２４を形成する。シリコン表面にも酸化シリコン膜が形成される。
図２Ｑに示すように、基板全面上にＬＰＣＶＤにより窒化シリコン膜を厚さ１００ｎｍ程度堆積し、異方性エッチングを行なうことにより積層ゲート電極の側壁上にサイドウォールＳＷ１を形成する。窒化シリコン膜に対する異方性エッチングにより、ポリシリコン層２１表面上の窒化シリコン膜２２も除去される。
図２Ｒに示すように、低電圧トランジスタ領域及び高電圧トランジスタ領域においてポリシリコン層２１の上にレジストマスクを形成し、パターニングすることによりゲート電極を形成する。ゲート電極をマスクとし、ｎ型不純物をイオン注入することにより、所望のエクステンション２６を形成する。ＴＥＯＳ酸化膜を厚さ１００ｎｍ程度堆積し、異方性エッチングを行なうことにより、各トランジスタの側壁上及び積層ゲート電極のサイドウォールＳＷ１の側壁上に酸化シリコンによりサイドウォールＳＷ２を形成する。
サイドウォールＳＷ２形成後、ソース／ドレインに対する高濃度の不純物をイオン注入することにより、高濃度ソース／ドレイン領域２７を形成する。
図２Ｓに示すように、基板表面上にＣｏ膜をスパッタリングし、６００℃程度でアニールすることによりシリコン表面上でのみ選択的にＣｏＳｉを形成し、ＳＣ１洗浄液で未反応のＣｏ膜を除去する。必要に応じさらにアニールを行ない、低抵抗シリサイド層３１を形成する。その後酸化シリコン等の層間絶縁膜３２を形成し、コンタクトホールを開口し、タングステンプラグ等の導電性プラグ３３を埋め込む。
図２Ｔに示すように、層間絶縁膜３２上に配線層を形成し、パターニングして配線３４を形成する。その後必要に応じ、層間絶縁膜、配線形成工程を繰り返し、多層配線を形成する。
以上、高電圧領域においても窒化シリコン膜を形成した場合を説明したが、図１Ｌ、２Ｇに示すように高電圧領域においては窒化シリコン膜を除去した場合を図２Ｕ及び図２Ｖに示す。
図２Ｕは、フラッシュメモリセル領域を対象にトンネル酸化膜１３を形成した状態を示す。高電圧トランジスタ領域及びフラッシュメモリセル領域においては、ＳＴＩのライナが厚い酸化膜７のみで形成され、窒化シリコン膜はないことが特徴である。
図２Ｖは、低電圧トランジスタ、高電圧トランジスタ、フラッシュメモリセルを形成し、層間絶縁膜３１で覆い、導電性プラグ３３を埋め込み、配線３４を形成した状態を示す。
以上の実施例においては、高電圧トランジスタと低電圧トランジスタ領域とでホトリソグラフィを分割し、２種類のホトリソグラフィを行なった。低電圧領域のＳＴＩ領域開口前に高電圧領域の素子分離溝表面を酸化するので，酸化の程度を独立に選択でき，高電圧領域の活性領域断面における肩部の曲率選択の自由度がある。
２回のホトリソグラフィは，工程としては複雑化する。同一のホトリソグラフィにより、低電圧トランジスタ領域と高電圧トランジスタ領域に対し同時に素子分離用溝を形成することも可能である。図３Ａ−３Ｇは、第３の実施例による半導体装置の製造方法を示す断面図である。
図３Ａに示すように、シリコン基板１の表面を熱酸化し、厚さ１０ｎｍの熱酸化膜２を形成し、その上にＬＰＣＶＤにより窒化シリコン膜３を厚さ１２０ｎｍ成長し、その上にポリシリコン層５を厚さ１５０ｎｍ成長する。ポリシリコン層５の上に、底面反射防止膜ＢＡＲＣを厚さ約８０ｎｍ塗布し、その上にＡｒＦレジスト膜ＡｒＲを塗布する。低電圧領域におけるパターン最小幅は約１２０ｎｍであるので、レジスト膜ＡｒＲの膜厚は３００ｎｍ程度とする。ＡｒＦエキシマレーザ光でレジスト膜ＡｒＲを露光し、現像して、各活性領域に対応するレジストパターンを形成する。
図３Ｂに示すように、レジストパターンをエッチングマスクとし、底面反射防止膜ＢＡＲＣ、ポリシリコン層５、窒化シリコン層３、酸化膜１をエッチングする。これらの層のレジスト膜に対する選択比は１程度なので、平面部では底面反射防止膜ＢＡＲＣがかろうじて残る程度までエッチングされ、角部はプラズマが電界集中するので選択比は０.７程度まで低下し、ポリシリコン層５の途中までエッチングされる。
図３Ｃに示すように、ポリシリコン層５、窒化シリコン膜３をエッチングマスクとし、シリコン基板１を深さ３００ｎｍ程度エッチングする。ポリシリコン層５は、シリコンに対するエッチングで消滅し、窒化シリコン膜３がハードマスクの役割を果たす。
図３Ｄに示すように、露出したシリコン表面に対し熱酸化により、厚さ５ｎｍ程度の酸化膜８を成長し、その後基板全面にＬＰＣＶＤにより窒化シリコン膜９を厚さ５ｎｍ程度成長する。前述の実施例同様、窒化シリコン膜９はテンサイルストレスを有し、後に形成する埋め込み酸化膜のコンプレッシブストレスを相殺する。
図３Ｅに示すように、低電圧領域ＬＶをＩ線レジストＲＰにより覆い、高電圧領域ＨＶの素子分離溝内の窒化シリコン膜９を除去する。
図３Ｆに示すように、フッ酸水溶液のウエットエッチングで酸化シリコン膜２を４０ｎｍ程度サイドエッチングする。高電圧領域ＨＶの素子分離溝内に露出した酸化シリコン膜８は、エッチングされて、消滅する。その後、レジストパターンＲＰを除去し、熱酸化を行い厚さ約４０ｎｍ程度の酸化シリコン膜７を成長する。低電圧領域ＬＶにおいては基板表面を窒化シリコン膜９が覆っているため、酸化は阻止される。
その後、前述の実施例同様にＨＤＰ酸化シリコン膜を５００ｎｍ程度堆積して素子分離溝内を埋め込んだ後、ＣＭＰで基板表面上の不要なＨＤＰ酸化シリコン膜を除去し、燐酸ボイルにより窒化シリコン膜を除去し、フッ酸水溶液により活性領域表面の酸化シリコン膜２を除去する。さらに、低電圧トランジスタ、高電圧トランジスタ及びフラッシュメモリセルを形成し、層間絶縁膜で覆い、導電性プラグを埋め込み、配線層を形成する。
図３ＧＡ１、３ＧＡ２、３ＧＡ３、３ＧＢ１、３ＧＢ２、３ＧＢ３は、このように作成した半導体装置の低電圧トランジスタ、高電圧トランジスタ及びフラッシュメモリセルの活性領域チャネル長方向に沿う断面図及びワードラインに沿う断面図を示す。得られる構成は図２Ｖと同様である。
本実施例においては、高電圧領域の活性領域断面肩部の曲率半径を低電圧領域活性領域肩部の曲率半径よりも大きくした。高電圧領域において、窒化シリコン膜による閾値変動を低減する必要があるが、低電圧トランジスタの特性劣化をある程度は許容できる場合もある。このような場合の実施例を以下に説明する。
先ず、図３Ａ−３Ｃに示す工程を行ない、素子分離用溝を形成する。
図４Ａに示すように、フッ酸水溶液処理により活性領域表面の酸化シリコン膜２をサイドエッチし、幅２０ｎｍ程度後退させる。その後熱酸化により酸化シリコン膜８を厚さ２０ｎｍ程度成長させ、素子分離用溝表面を酸化シリコン膜８で覆う。活性領域周縁表面部の酸化シリコン膜２が除去されているため、酸化は活性領域表面からも進む。活性領域断面肩部が丸め込まれる。低電圧トランジスタの特性劣化を抑制するため、酸化膜８の厚さを制限し、活性領域肩部の丸め込みをある程度以下にしている。
図４Ｂに示すように、ＬＰＣＶＤにより窒化シリコン膜９を厚さ５ｎｍ程度堆積する。窒化シリコン膜９のテンサイルストレスは、前述のように埋め込み酸化膜のコンプレッシブストレスを相殺し、トランジスタの能力を維持する。
図４Ｃに示すように、低電圧領域ＬＶをＩ線レジストＲＰ８により覆い、高電圧領域ＨＶの窒化シリコン膜９を除去する。その後、レジストパターンＲＰ８を除去し、ＨＤＰ酸化シリコン膜を堆積して素子分離溝を埋め、ＣＭＰによって基板上の不要なＨＤＰ酸化シリコン膜を除去し、窒化シリコン膜３、酸化シリコン膜２を除去する。各活性領域にゲート電極構造、ソース／ドレイン領域、シリサイド層を形成し、層間絶縁膜を形成し、導電性プラグを埋め込み、配線を形成する。
図４ＤＡ１，４ＤＡ２，４ＤＡ３，４ＤＢ１，４ＤＢ２，４ＤＢ３が、得られる低電圧トランジスタＨＶＴ、高電圧トランジスタＨＶＴ、フラッシュメモリセルＦＭＣの構成を示す。低電圧トランジスタを囲むＳＴＩには、酸化シリコン膜／窒化シリコン膜の積層ライナがあり、埋め込み酸化シリコンのコンプレッシブストレスを相殺して高性能を維持する。高電圧領域のＳＴＩには窒化シリコン膜のライナがなく、電荷をトラップして閾値変動を起こす現象を防止する。活性領域断面は、ある程度丸め込まれ、ゲート電極下の電界集中をある程度緩和する。
図３Ａ−３Ｇに示した実施例、図４Ａ−４Ｄに示した実施例によれば，高電圧領域と低電圧領域に対して同一プロセスで酸化シリコン膜のサイドエッチ，シリコン表面の熱酸化が行われるので，活性領域断面における肩部の曲率も同じになリ，異なる要求に対し妥協する選択となる。工程数は少なく，プロセスは複雑化しない。
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、改良、組み合わせなどが可能なことは、当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
半導体基板と、
前記半導体基板に形成され、高電圧トランジスタ領域、低電圧トランジスタ領域を画定するＳＴＩであって、熱酸化膜を含み、窒化膜は含まない第1ライナを有するとともに、前記高電圧トランジスタ領域の少なくとも一部を囲む第１ＳＴＩと、熱酸化膜と窒化膜を積層した第２ライナを有するとともに、前記低電圧トランジスタ領域を囲む第２ＳＴＩとを有するＳＴＩと、
を有する半導体装置。
（付記２）
前記第１ライナの熱酸化膜は、前記第２ライナの熱酸化膜より厚く、前記高電圧トランジスタ領域の少なくとも一部の断面の曲率半径は前記低電圧トランジスタ領域の断面の曲率半径より大きい、
付記１記載の半導体装置。
（付記３）
付記２記載の半導体装置において、前記高電圧トランジスタ領域を囲む第１ＳＴＩが、前記第１ライナの代わりに、熱酸化膜と窒化膜を積層した第３ライナを有する半導体装置。
（付記４）
前記高電圧トランジスタは、５Ｖ以上の使用電圧を有し、前記低電圧トランジスタは、１．２Ｖ以下の使用電圧を有する付記１〜３のいずれか１項記載の半導体装置。
（付記５）
（ａ）高電圧トランジスタ領域と低電圧トランジスタ領域を有する半導体基板に対し、第１のハードマスク層、第１のホトリソグラフィによるレジストパターンを用いて前記高電圧トランジスタ領域を囲む第１の素子分離溝をエッチする工程と、
（ｂ）前記第１の素子分離溝表面を熱酸化する工程と、
（ｃ）前記半導体基板に対し、第２のハードマスク層、第２のホトリソグラフィによるレジストパターンを用いて、前記低電圧トランジスタ領域を囲む第２の素子分離溝をエッチする工程と、
（ｄ）工程（ｃ）に続き、前記第１、第２の素子分離溝表面を熱酸化する工程と、
（ｅ）工程（ｄ）に続き、前記第１、第２の素子分離溝内に窒化膜のライナを形成する工程と、
を含む半導体装置の製造方法。
（付記６）
前記第１のホトリソグラフィが、ＫｒＦエキシマレーザを用いたホトリソグラフィであり、前記第２のホトリソグラフィがＡｒＦエキシマレーザを用いたホトリソグラフィである付記５記載の半導体装置の製造方法。
（付記７）
（ｆ）工程（ｅ）の後に、前記第１、第２の素子分離溝を絶縁物で埋め戻す工程、
を含む請求項５または６記載の半導体装置の製造方法。
（付記８）
（ｇ）工程（ｅ）と（ｆ）との間に、前記第２の素子分離溝内の窒化膜ライナを除去する工程、
を含む付記７記載の半導体装置の製造方法。
（付記９）
前記第１のハードマスクが、酸化膜、窒化膜の積層を含み、
（ｂｘ）工程（ｂ）の前に、前記第１のハードマスクの酸化膜をサイドエッチする工程、
を含む付記５〜８のいずれか１項記載の半導体装置の製造方法。
（付記１０）
前記第１のハードマスクが、酸化膜、窒化膜、シリコン層、窒化膜の積層を含み、前記第２のハードマスクが、前記第１のハードマスクのシリコン層側面が熱酸化されたものである付記５〜９のいずれか１項記載の半導体装置の製造方法。
（付記１１）
前記第１のハードマスクが、酸化膜、窒化膜の積層を含み、前記第２のハードマスクが、前記第１のハードマスクと、その上に堆積したシリコン層を含む付記５〜９のいずれか１項記載の半導体装置の製造方法。
（付記１２）
（ａ）高電圧トランジスタ領域、低電圧トランジスタ領域を有する半導体基板に対し、ハードマスク層、ホトリソグラフィによるレジストパターンを用いて素子分離溝をエッチする工程と、
（ｂ）前記素子分離溝表面を熱酸化する工程と、
（ｃ）工程（ｂ）に続き、前記素子分離溝に窒化膜を堆積する工程と、
（ｄ）工程（ｃ）に続き、前記高電圧トランジスタ領域の素子分離溝内の窒化膜を除去する工程と、
を含む半導体装置の製造方法。
（付記１３）
前記ハードマスク層が酸化膜、窒化膜の積層を含み、
（ｅ１）工程（ｄ）に続き、前記ハードマスクの酸化膜をサイドエッチし、さらに熱酸化する工程、
を含む付記１２記載の半導体装置の製造方法。
（付記１４）
前記ハードマスク層が酸化膜、窒化膜の積層を含み、
（ｅ２）工程（ａ）と（ｂ）の間に、前記ハードマスクの酸化膜をサイドエッチする工程、
を含む付記１２記載の半導体装置の製造方法。
第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例による半導体装置の製造方法を示す断面図である。 第１の実施例及びその変形例による半導体装置の製造方法を示す断面図である。 第２の実施例による半導体装置の製造方法を示す断面図である。 第２の実施例による半導体装置の製造方法を示す断面図である。 第２の実施例及びその変形例による半導体装置の製造方法を示す断面図である。 第２の実施例による半導体装置の平面配置例を示す平面図及びフラッシュメモリの等価回路図である。 第２の実施例による半導体装置の製造方法を示す断面図である。 第２の実施例による半導体装置の製造方法を示す断面図である。 第２の実施例による半導体装置の製造方法を示す断面図である。 第２の実施例による半導体装置の製造方法を示す断面図である。 第２の実施例の変形例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第３の実施例による半導体装置の製造方法を示す断面図である。 第４の実施例による半導体装置の製造方法を示す断面図である。 第４の実施例による半導体装置の製造方法を示す断面図である。
符号の説明
１ 半導体（シリコン）基板
２ 酸化シリコン膜（バッファ膜）
３ 窒化シリコン膜（ＣＭＰストッパ）
５ ポリシリコン膜
６ 窒化シリコン膜
７ 酸化シリコン膜
８ 酸化シリコン膜
９ 窒化シリコン膜
１１ ＨＤＰ酸化シリコン膜
ＡＲ 活性領域
ＬＶ 低電圧領域
ＨＶ 高電圧領域
ＲＰ レジストパターン
ＢＡＲＣ 底面反射防止膜
ＬＶＴ 低電圧トランジスタ
ＨＶＴ 高電圧トランジスタ
ＦＭＣ フラッシュメモリセル
ＢＬ ビットライン
ＷＬ ワードライン
ＦＧ フローティングゲート
ＳＬ ソースライン
１５ ポリシリコン層（フローティングゲート）
１６ ＯＮＯ（絶縁）膜
１９ 酸化シリコン膜（高電圧トランジスタ用ゲート絶縁膜）
２０ 酸化窒化シリコン膜（低電圧トランジスタ用ゲート絶縁膜）
２１ ポリシリコン層
２２ （窒化シリコン）反射防止膜
２４ 側壁酸化膜
２５ ソース／ドレイン
２６ エクステンション
２７ 高濃度ソース／ドレイン（ＨＤＤ）
ＳＷ サイドウォール
２６ エクステンション
２７ ＨＤＤ（高濃度ソース／ドレイン領域）
３１ シリサイド層
３２ 層間絶縁膜
３３ 導電性プラグ
３４ 配線

Claims (10)

  1. 半導体基板と、
    前記半導体基板に形成され、高電圧トランジスタ領域、低電圧トランジスタ領域を画定するＳＴＩであって、熱酸化膜を含み、窒化膜は含まない第1ライナを有するとともに、前記高電圧トランジスタ領域の少なくとも一部を囲む第１ＳＴＩと、熱酸化膜と窒化膜を積層した第２ライナを有するとともに、前記低電圧トランジスタ領域を囲む第２ＳＴＩとを有するＳＴＩと、
    を有する半導体装置。
  2. 前記第１ライナの熱酸化膜は、前記第２ライナの熱酸化膜より厚く、前記高電圧トランジスタ領域の少なくとも一部の断面の曲率半径は前記低電圧トランジスタ領域の断面の曲率半径より大きい、
    請求項１記載の半導体装置。
  3. 請求項２記載の半導体装置において、前記高電圧トランジスタ領域を囲む第１ＳＴＩが、前記第１ライナの代わりに、熱酸化膜と窒化膜を積層した第３ライナを有する半導体装置。
  4. （ａ）高電圧トランジスタ領域と低電圧トランジスタ領域を有する半導体基板に対し、第１のハードマスク層、第１のホトリソグラフィによるレジストパターンを用いて前記高電圧トランジスタ領域を囲む第１の素子分離溝をエッチする工程と、
    （ｂ）前記第１の素子分離溝表面を熱酸化する工程と、
    （ｃ）前記半導体基板に対し、第２のハードマスク層、第２のホトリソグラフィによるレジストパターンを用いて、前記低電圧トランジスタ領域を囲む第２の素子分離溝をエッチする工程と、
    （ｄ）工程（ｃ）に続き、前記第１、第２の素子分離溝表面を熱酸化する工程と、
    （ｅ）工程（ｄ）に続き、前記第１、第２の素子分離溝内に窒化膜のライナを形成する工程と、
    を含む半導体装置の製造方法。
  5. （ｆ）工程（ｅ）に続き、前記第２の素子分離溝内の窒化膜ライナを除去する工程を有する請求項４記載の半導体装置の製造方法。
  6. 前記第１のハードマスクが、酸化膜、窒化膜、シリコン層、窒化膜の積層を含み、前記第２のハードマスクが、前記第１のハードマスクのシリコン層側面が熱酸化されたものである請求項４または５記載の半導体装置の製造方法。
  7. 前記第１のハードマスクが、酸化膜、窒化膜の積層を含み、前記第２のハードマスクが、前記第１のハードマスクと、その上に堆積したシリコン層を含む請求項４または５記載の半導体装置の製造方法。
  8. （ａ）高電圧トランジスタ領域、低電圧トランジスタ領域を有する半導体基板に対し、ハードマスク層、ホトリソグラフィによるレジストパターンを用いて素子分離溝をエッチする工程と、
    （ｂ）前記素子分離溝表面を熱酸化する工程と、
    （ｃ）工程（ｂ）に続き、前記素子分離溝に窒化膜を堆積する工程と、
    （ｄ）工程（ｃ）に続き、前記高電圧トランジスタ領域の素子分離溝内の窒化膜を除去する工程と、
    を含む半導体装置の製造方法。
  9. 前記ハードマスク層が酸化膜、窒化膜の積層を含み、
    （ｅ１）工程（ｄ）に続き、前記ハードマスクの酸化膜をサイドエッチし、さらに熱酸化する工程、
    を含む請求項８記載の半導体装置の製造方法。
  10. 前記ハードマスク層が酸化膜、窒化膜の積層を含み、
    （ｅ２）工程（ａ）と（ｂ）の間に、前記ハードマスクの酸化膜をサイドエッチする工程、
    を含む請求項８記載の半導体装置の製造方法。
JP2005102693A 2005-03-31 2005-03-31 半導体装置とその製造方法 Pending JP2006286788A (ja)

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