KR100437462B1 - 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를갖는 반도체소자의 제조방법 - Google Patents

저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를갖는 반도체소자의 제조방법 Download PDF

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Abstract

저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 저전압 모스 트랜지스터 영역 및 고전압 모스 트랜지스터 영역 내에 각각 제1 활성영역 및 제2 활성영역을 한정하는 것을 구비한다. 저전압 모스 트랜지스터 영역을 덮고 고전압 모스 트랜지스터 영역 내의 제2 활성영역을 노출시키는 캐핑막 패턴을 형성한다. 캐핑막 패턴을 갖는 반도체기판의 전면 상에 CVD 공정을 사용하여 고전압 모스 트랜지스터의 게이트 절연막 역할을 하는 제1 게이트 산화막을 형성한다. 다음에, 저전압 모스 트랜지스터 영역 내의 제1 게이트 산화막 및 캐핑막 패턴을 식각하여 제1 활성영역을 노출시킨다. 제1 활성영역 상에 열산화 공정을 사용하여 제1 게이트 산화막보다 얇은 제2 게이트 산화막을 형성한다. 제2 게이트 산화막은 저전압 모스 트랜지스터의 게이트 절연막으로 사용된다.

Description

저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 갖는 반도체소자의 제조방법{Methods of fabricating a semiconductor device having a high voltage MOS transistor and a low voltage MOS transistor}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고전압 모스 트랜지스터 및 저전압 모스 트랜지스터를 갖는 반도체소자의 제조방법에 관한 것이다.
반도체소자들 중에 비휘발성 메모리소자 및 엘시디(LCD; liquid crystal diplay) 구동 집적회로는 적어도 2종류의 모스 트랜지스터들을 포함한다. 그 하나는 저전압 모스 트랜지스터이고, 다른 하나는 고전압 모스 트랜지스터이다. 상기 저전압 모스 트랜지스터의 동작전압(operating voltage)은 상기 고전압 모스 트랜지스터의 동작전압보다 낮다. 예를 들면, 상기 저전압 모스 트랜지스터의 동작전압은 5볼트 보다 낮은 데 반하여, 상기 고전압 모스 트랜지스터의 동작전압은 10볼트 내지 30볼트이다. 이에 따라, 상기 고전압 모스 트랜지스터의 게이트 절연막은 상기 저전압 모스 트랜지스터의 게이트 절연막보다 두꺼워야 한다.
한편, 반도체소자를 제조하기 위해서는 활성영역을 한정하는 소자분리막을 형성하여야 한다. 상기 소자분리막은 주로 로코스(LOCOS; local oxidation of silicon) 소자분리 공정 또는 트렌치 소자분리 공정을 사용하여 형성한다. 상기 로코스 소자분리 기술은 버즈비크(bird's beak) 등에 기인하여 고집적 반도체소자에 적합하지 않은 문제점을 갖는다. 이에 따라, 최근에 트렌치 소자분리 기술이 고집적 반도체소자에 널리 사용되고 있다. 그러나, 트렌치 소자분리 기술을 사용하여 반도체소자의 소자분리막을 형성하는 경우에, 소자분리막의 가장자리가 리세스되기가 쉽다. 이 경우에, 모스 트랜지스터의 게이트 전극에 써브쓰레숄드 전압(subthreshold voltage)이 인가될지라도, 소오스 및 드레인 사이에 원하지 않는(undesired) 누설전류가 흐른다. 이에 더하여, 고전압 모스 트랜지스터의 게이트 절연막을 형성하기 위하여 활성영역 상에 300Å 내지 500Å의 두꺼운 열산화막을 형성하는 경우에, 트렌치의 상부코너 부분에 형성되는 게이트 절연막은 활성영역의 중심부에 형성되는 게이트 절연막보다 얇아지는 문제점을 보인다. 이러한 현상을 박막화 현상(thinning effect)이라 한다.
도 1 내지 도 3은 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 갖는 반도체소자의 종래의 제조방법을 설명하기 위한 단면도들이다. 각 도면에 있어서, 참조부호 "A" 및 "B"로 표시한 부분은 각각 저전압 모스 트랜지스터 영역 및고전압 모스 트랜지스터 영역을 나타낸다.
도 1 및 도 2를 참조하면, 반도체기판(1)의 소정영역에 활성영역을 한정하는 소자분리막(3)을 형성한다. 상기 소자분리막(3)은 트렌치 소자분리 공정을 사용하여 형성한다. 이어서, 상기 소자분리막(3)을 갖는 반도체기판을 열산화시키어 상기 활성영역 상에 제1 게이트 산화막(5)을 형성한다. 상기 제1 게이트 산화막(5)은 고전압 모스 트랜지스터의 게이트 절연막에 해당한다. 따라서, 상기 제1 게이트 산화막(5)은 적어도 300Å의 두께로 형성한다. 이때, 상기 제1 게이트 산화막(5)은 도 2에 도시된 바와 같이 불균일한 두께를 보인다. 즉, 상기 활성영역의 가장자리(E)에 형성되는 제1 게이트 산화막(5)은 300Å보다 얇은 두께를 갖는다. 이는, 상기 활성영역의 중심부 상에 형성되는 제1 게이트 산화막(5)의 성장속도(growth rate)가 상기 활성영역의 가장자리(E) 상에 형성되는 제1 게이트 산화막(5)의 성장속도보다 빠르기 때문이다. 상기 제1 게이트 산화막(5)의 목표두께(target thickness)가 증가할수록 상기 제1 게이트 산화막(5)의 두께 균일도(thickness uniformity)는 더욱 나빠진다.
도 3을 참조하면, 상기 저전압 모스 트랜지스터 영역(A) 내의 상기 제1 게이트 산화막(5)을 선택적으로 제거하여 상기 저전압 모스 트랜지스터 영역(A) 내의 활성영역을 노출시킨다. 이때, 상기 저전압 모스 트랜지스터 영역(A) 내의 상기 소자분리막(3)의 가장자리(E')가 리세스되는 현상이 발생할 수 있다. 이는, 상기 제1 게이트 산화막(5)을 제거하기 위한 과잉식각에 기인한다. 이에 따라, 상기 저전압 모스 트랜지스터 영역(A)내의 활성영역의 가장자리에 뾰족한 돌출부가 형성될 수있다.
이어서, 상기 저전압 모스 트랜지스터 영역(A) 내의 활성영역이 노출된 결과물을 열산화시키어 상기 노출된 활성영역 상에 100Å 이하의 얇은 두께를 갖는 제2 게이트 산화막(7)을 형성한다. 상기 제2 게이트 산화막(7)은 저전압 모스 트랜지스터의 게이트 절연막 역할을 한다. 이때, 상기 고전압 모스 트랜지스터 영역(B) 내의 활성영역의 표면은 300Å 보다 두꺼운 제1 게이트 산화막(5)에 의해 덮여져 있으므로, 상기 고전압 모스 트랜지스터 영역(A) 내의 활성영역은 거의 산화되지 않는다. 따라서, 상기 제1 게이트 산화막(5)의 최종두께 및 그것의 초기두께 사이의 차이는 상기 제2 게이트 산화막(7)의 두께에 비하여 작다.
상기 제2 게이트 산화막(7)이 형성된 결과물 전면에 게이트 도전막(9)을 형성한다. 이어서, 도시하지는 않았지만, 상기 게이트 도전막(9)을 패터닝하여 상기 고전압 모스 트랜지스터 영역(B) 및 상기 저전압 모스 트랜지스터 영역(A) 내에 각각 제1 및 제2 게이트 전극을 형성한다. 이때, 상기 저전압 모스 트랜지스터 영역(A) 내의 소자분리막(3)의 가장자리에 형성된 상기 리세스된 영역 내에 상기 게이트 도전막(9)의 잔여물(residue)이 잔존할 수 있다.
상술한 바와 같이 종래기술에 따르면, 저전압 모스 트랜지스터 영역 내의 활성영역의 가장자리에 돌출부가 형성되고, 상기 돌출부와 인접한 소자분리막의 가장자리에 리세스된 영역이 형성된다. 이에 따라, 상기 저전압 모스 트랜지스터 영역 내에 형성되는 저전압 모스 트랜지스터의 특성이 저하됨은 물론, 서로 이웃하는 게이트 전극들 사이에 도전성 브릿지가 형성된다. 또한, 고전압 모스 트랜지스터의게이트 절연막의 박막화 현상(thinning effect)을 피할 수가 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고전압 모스 트랜지스터의 게이트 절연막의 박막화 현상과 아울러, 저전압 모스 트랜지스터의 신뢰성을 개선시킬 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 4 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위하여 본 발명은 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 제1 영역 및 제2 영역을 갖는 반도체기판을 준비하는 것과, 상기 반도체기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 영역들 내에 각각 제1 활성영역 및 제2 활성영역을 한정하는 것을 포함한다. 상기 소자분리막이 형성된 결과물의 전면 상에 캐핑막을 형성한다. 상기 캐핑막을 패터닝하여 상기 제2 활성영역을 노출시키고 상기 제1 영역을 덮는 캐핑막 패턴을 형성한다. 상기 캐핑막 패턴을 갖는 반도체기판의 전면 상에 화학기상증착 공정을 사용하여 제1 게이트 산화막을 형성한다. 이에 따라, 상기 제2 활성영역의 전체에 걸쳐서 균일한 두께를 갖는 제1 게이트 산화막이 형성된다. 이는, 상기 제1 게이트 산화막이 열적으로 성장되는 메카니즘에 의해 형성되지 않고 화학적으로 증착되는 메카니즘에 의해 형성되기 때문이다. 결과적으로, 상기 제1 게이트 산화막은 상기 제1 영역 내의 캐핑막 패턴 상에도 형성된다. 이어서, 상기 제1 영역 내의 상기 제1 게이트 산화막 및 상기 캐핑막 패턴을 연속적으로 식각하여 상기 제1 활성영역을 노출시킨다. 상기 제1 활성영역이 노출된 결과물을 열산화시키어 상기 제1 활성영역 상에 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막을 형성한다.
상기 제1 영역은 상기 제2 영역보다 높은 패턴밀도를 갖는 영역에 해당한다. 예를 들면, 상기 제1 영역은 저전압 모스 트랜지스터 영역이고, 상기 제2 영역은 고전압 모스 트랜지스터 영역이다.
본 발명의 일 실시예에 따르면, 상기 소자분리막은 트렌치 소자분리 기술을 사용하여 형성한다. 이에 더하여, 상기 캐핑막은 질화막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 4 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 각 도면에 있어서, 참조부호 "A" 및 "B"로 표시한 부분들은 각각 제1 영역 및 제2 영역을 나타낸다. 여기서, 상기 제1 영역(A)은 저전압 모스 트랜지스터 영역에 해당하고 상기 제2 영역(B)은 고전압 모스 트랜지스터 영역에 해당한다.
도 4를 참조하면, 반도체기판(51)의 전면 상에 패드산화막 및 패드질화막을 차례로 형성한다. 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴(53) 및 패드질화막 패턴(55)을 형성한다. 이어서, 상기 노출된 반도체기판(51)을 식각하여 상기 저전압 모스 트랜지스터 영역(A) 및 상기 고전압 모스 트랜지스터 영역(B) 내에 각각 제1 활성영역 및 제2 활성영역을 한정하는 트렌치 영역(T)을 형성한다.
도 5를 참조하면, 상기 트렌치 영역(T)을 갖는 반도체기판을 열산화시키어 상기 트렌치 영역(T)의 내벽에 열산화막 라이너(thermal oxide layer liner; 57)를 형성한다. 상기 열산화막 라이너(57)를 형성하는 이유는 상기 트렌치 영역(T)을 형성하는 동안 상기 반도체기판(51)에 가해진 식각손상을 치유(cure)하기 위함이다. 이어서, 상기 열산화막 라이너(57)가 형성된 결과물의 전면 상에 콘포말한(conformal) 실리콘 질화막(59)을 형성할 수도 있다. 상기 실리콘 질화막(59)은 후속 열공정을 실시하는 동안 상기 트렌치 영역(T)의 내벽이 추가로 산화되는 현상을 방지하는 산화장벽층(oxidation barrier layer)으로서 역할을 한다.
상기 실리콘 질화막(59)이 형성된 결과물의 전면 상에 상기 트렌치 영역(T)을 채우는 절연막을 형성한다. 상기 절연막은 고밀도 플라즈마(high density plasma; HDP) 산화막 또는 언도우프트 산화막(undoped silicate glass layer; USG layer)으로 형성하는 것이 바람직하다. 상기 패드질화막 패턴(55) 또는 그 위의 상기 질화막(59)이 노출될 때까지 상기 절연막을 평탄화시키어 상기 트렌치 영역(T) 내에 절연막 패턴(61)을 형성한다. 상기 절연막 패턴(61)은 소자분리막에 해당한다.
도 6을 참조하면, 상기 패드질화막 패턴(55)을 제거하여 상기 패드산화막 패턴(53)을 노출시킨다. 상기 노출된 패드산화막 패턴(53)을 스크린 산화막(screen oxide layer)으로 사용하여 상기 제1 및 제2 활성영역들에 문턱전압조절(threshold voltage adjustment) 및 펀치쓰루 방지(anti-punchthrough)를 위한 불순물 이온들을 주입한다. 다른 방법으로(alternatively), 상기 패드질화막 패턴(55) 및 상기 패드산화막 패턴(53)을 연속적으로 제거한 후에, 상기 제1 및 제2 활성영역들 상에 100Å보다 얇은 희생산화막을 형성할 수도 있다. 상기 희생산화막을 스크린 산화막으로 사용하여 상기 제1 및 제2 활성영역들에 문턱전압 조절 및 펀치쓰루 방지를 위한 불순물 이온들을 주입한다.
이어서, 상기 이온주입 공정이 완료된 결과물의 전면 상에 캐핑막(63)을 형성한다. 상기 캐핑막(63)은 산화막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 캐핑막(63)은 실리콘 질화막으로 형성하는 것이 바람직하다. 이에 더하여, 상기 캐핑막(63) 상에 캐핑산화막(65)을 형성할 수도 있다. 상기 캐핑산화막(65)은 CVD 산화막으로 형성하는 것이 바람직하다.
도 7을 참조하면, 상기 캐핑산화막(65)을 패터닝하여 상기 고전압 모스 트랜지스터 영역(B) 내의 상기 캐핑막(63)을 노출시키는 캐핑산화막 패턴(65a)을 형성한다. 이어서, 상기 캐핑산화막 패턴(65a)을 식각마스크로 사용하여 상기 노출된 캐핑막(63)을 식각한다. 그 결과, 상기 저전압 모스 트랜지스터 영역(A)을 덮는 캐핑막 패턴(63a)이 형성된다. 여기서, 상기 캐핑막(63)은 습식 공정을 사용하여 식각하는 것이 바람직하다. 계속해서, 상기 제2 활성영역 상에 잔존하는 상기 스크린 산화막을 제거하여 상기 제2 활성영역을 노출시킨다.
상기 제2 활성영역이 노출된 결과물의 전면 상에 제1 게이트 산화막(67)을 형성한다. 상기 제1 게이트 산화막(67)은 CVD 공정을 사용하여 형성하는 것이 바람직하다. 또한, 상기 제1 게이트 산화막(67)은 고전압 모스 트랜지스터에 적합한 두께, 예컨대 300Å 내지 1000Å의 두께로 형성한다. 상기 제1 게이트 산화막(67)을 CVD 공정을 사용하여 형성하는 경우에, 상기 제1 게이트 산화막(67)은 도 7에 보여진 바와 같이 상기 제2 활성영역의 전체에 걸쳐서 균일한 두께를 갖는다. 이는, 상기 제1 게이트 산화막(67)이 열산화공정과는 다른 CVD 공정에 의해 형성되기 때문이다.
도 8을 참조하면, 상기 제1 게이트 산화막(67) 상에 상기 고전압 모스 트랜지스터 영역(B)을 덮는 마스크 패턴(도시하지 않음)을 형성한다. 상기 마스크 패턴은 사진공정을 사용하여 포토레지스트막으로 형성할 수 있다. 상기 저전압 모스 트랜지스터 영역(A) 내의 상기 제1 게이트 산화막(67) 및 상기 캐핑산화막 패턴(65a)을 연속적으로 식각하여 상기 저전압 모스 트랜지스터 영역(A) 내의 상기 캐핑막 패턴(63a)을 노출시킨다. 이어서, 상기 캐핑막 패턴(63a)을 식각하여 제1 활성영역 상의 스크린 산화막을 노출시킨다. 이때, 상기 캐핑막 패턴(63a)은 산화막에 대하여 식각 선택비를 가지므로 상기 소자분리막(61)의 가장자리에 리세스된 영역이 형성되는 것을 방지할 수 있다. 상기 저전압 모스 트랜지스터 영역(A) 내의 상기 제1 게이트 산화막(67), 상기 캐핑산화막 패턴(65a) 및 상기 캐핑막 패턴(63a)은 습식 공정을 사용하여 식각하는 것이 바람직하다. 상기 제1 활성영역 상에 잔존하는 스크린 산화막을 제거하여 제1 활성영역을 노출시킨다.
다음에, 상기 마스크 패턴을 제거한다. 상기 마스크 패턴이 제거된 결과물을 열산화시키어 상기 제1 활성영역 상에 100Å이하의 얇은 두께를 갖는 제2 게이트산화막(69)을 형성한다. 이때, 상기 제2 활성영역은 300Å 보다 두꺼운 제1 게이트 산화막(67)으로 덮여져 있으므로, 상기 제2 활성영역의 표면은 거의 산화되지 않는다. 따라서, 상기 제1 게이트 산화막(67)의 초기두께 및 그 것의 최종두께 사이의 차이는 상기 제2 게이트 산화막(69)의 두께보다 작다. 이에 더하여, 상기 제1 게이트 산화막(67)은 상기 제2 게이트 산화막(69)을 형성하기 열산화 공정 동안 치밀화된다. 이에 따라, CVD 산화막으로 형성된 상기 제1 게이트 산화막(67)의 막질(film quality)이 개선된다. 한편, 상기 제2 게이트 산화막(69)은 100Å 이하의 얇은 두께로 형성되므로 상기 제1 활성영역의 가장자리에서의 상기 제2 게이트 산화막(69)의 박막화 현상(thinning effect)을 현저히 억제시킬 수 있다.
상기 제2 게이트 산화막(69)이 형성된 결과물의 전면 상에 게이트 도전막(71)을 형성한다. 이어서, 도시하지는 않았지만, 상기 게이트 도전막(71)을 패터닝하여 상기 제1 활성영역의 상부를 가로지르는 제1 게이트 전극 및 상기 제2 활성영역의 상부를 가로지르는 제2 게이트 전극을 형성한다. 상기 제1 게이트 전극은 저전압 모스 트랜지스터의 게이트 전극에 해당하고, 상기 제2 게이트 전극은 고전압 모스 트랜지스터의 게이트 전극에 해당한다. 이때, 도 8에 도시된 바와 같이 상기 소자분리막(61)의 가장자리에 리세스된 영역이 존재하지 않으므로, 서로 이웃하는 게이트 전극들 사이에 게이트 도전막으로 이루어진 브릿지(bridge 또는 stringer)가 형성되는 것을 방지할 수 있다.
상술한 바와 같이 본 발명에 따르면, 고전압 모스 트랜지스터의 게이트 절연막을 CVD 산화막으로 형성하고 저전압 모스 트랜지스터의 게이트 절연막을 열산화막으로 형성함으로써, 게이트 절연막의 박막화 현상을 현저히 억제시킬 수 있다. 이에 더하여, 저전압 모스 트랜지스터 영역 내의 제1 활성영역을 노출시키는 경우에, 캐핑질화막 패턴을 식각저지막으로 사용한다. 이에 따라, 저전압 모스 트랜지스터 영역 내의 소자분리막의 가장자리에 리세스된 영역이 형성되는 것을 방지할 수 있다. 그 결과, 게이트 전극들 사이에 브릿지가 형성되는 것을 방지할 수 있다.

Claims (17)

  1. 제1 영역 및 제2 영역을 갖는 반도체기판을 준비하는 단계;
    상기 반도체기판의 소정영역에 소자분리막을 형성하여 상기 제1 영역 내에 제1활성영역을, 상기 제2 영역 내에 제2 활성영역을 한정하는 단계;
    상기 소자분리막이 형성된 결과물의 전면 상에 캐핑막을 형성하는 단계;
    상기 캐핑막을 패터닝하여 상기 제2 활성영역을 노출시키고 상기 제1 영역을 덮는 캐핑막 패턴을 형성하는 단계;
    상기 캐핑막 패턴이 형성된 결과물의 전면 상에 화학기상증착(CVD; chemical vapor deposition) 공정을 사용하여 제1 게이트 산화막을 형성하는 단계;
    상기 제1 영역 내의 상기 제1 게이트 산화막 및 상기 캐핑막 패턴을 연속적으로 식각하여 상기 제1 활성영역을 노출시키는 단계; 및
    상기 제1 활성영역이 노출된 결과물을 열산화시키어 상기 제1 활성영역 상에 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막을 형성하는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 영역은 상기 제2 영역보다 더 높은 패턴밀도를 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소자분리막은 트렌치 소자분리 기술을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 소자분리막을 형성하는 단계는
    상기 제1 및 제2 영역을 갖는 반도체기판의 전면 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 및 상기 패드산화막을 패터닝하여 상기 반도체소자의 소정영역을 노출시키는 패드산화막 패턴 및 패드질화막 패턴을 형성하는 단계;
    상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성함과 동시에 상기 제1 영역 내에 제1 활성영역을, 상기 제2 영역 내에 제2 활성영역을 한정하는 단계;
    상기 트렌치 영역을 채우는 절연막 패턴을 형성하는 단계; 및
    상기 패드질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 패드질화막 패턴을 제거한 후에 상기 패드산화막 패턴은 상기 제1 및 제2 활성영역들 상에 잔존하되, 상기 제2 활성영역 상에 잔존하는 상기 패드산화막패턴은 상기 제1 게이트 산화막을 형성하기 전에 제거되고, 상기 제1 활성영역 상에 잔존하는 상기 패드산화막 패턴은 상기 제2 게이트 산화막을 형성하기 전에 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 패드질화막 패턴을 제거한 후에,
    상기 제1 및 제2 활성영역들 상에 잔존하는 상기 패드산화막 패턴을 제거하여 상기 제1 및 제2 활성영역들을 노출시키는 단계; 및
    상기 노출된 제1 및 제2 활성영역들 상에 희생산화막을 형성하는 단계를 더 포함하되, 상기 제2 활성영역 상에 형성된 상기 희생산화막은 상기 제1 게이트 산화막을 형성하기 전에 제거되고, 상기 제1 활성영역 상에 형성된 상기 희생산화막은 상기 제2 게이트 산화막을 형성하기 전에 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 캐핑막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 캐핑막 상에 화학기상증착 공정을 사용하여 캐핑산화막을 형성하는 단계를 더 포함하되, 상기 캐핑산화막은 상기 캐핑막과 함께 패터닝되고, 상기 패터닝된 캐핑산화막은 상기 제1 영역 내의 상기 제1 게이트 산화막 및 상기 캐핑막 패턴의 식각공정 동안 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 영역 내의 상기 제1 게이트 산화막은 습식 공정을 사용하여 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2 게이트 산화막을 형성하는 단계 후에,
    상기 제2 게이트 산화막이 형성된 결과물의 전면 상에 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막을 패터닝하여 상기 제1 활성영역을 가로지르는 제1 게이트 전극 및 상기 제2 활성영역을 가로지르는 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 저전압 모스 트랜지스터 영역 및 고전압 모스 트랜지스터 영역을 갖는 반도체소자의 제조방법에 있어서,
    반도체기판의 소정영역에 트렌치 소자분리막을 형성하여 상기 저전압 모스 트랜지스터 영역 내에 제1 활성영역을, 상기 고전압 모스 트랜지스터 영역 내에 제2 활성영역을 한정하는 단계;
    상기 소자분리막을 갖는 반도체기판의 전면 상에 캐핑질화막을 형성하는 단계;
    상기 캐핑질화막을 패터닝하여 상기 제2 활성영역을 노출시키고 상기 저전압 모스 트랜지스터 영역을 덮는 캐핑질화막 패턴을 형성하는 단계;
    상기 캐핑질화막 패턴을 포함하는 반도체기판의 전면 상에 화학기상증착 공정을 사용하여 제1 게이트 산화막을 형성하는 단계;
    상기 저전압 모스 트랜지스터 영역 내의 상기 제1 게이트 산화막 및 상기 캐핑질화막 패턴을 연속적으로 식각하여 상기 제1 활성영역을 노출시키는 단계; 및
    상기 제1 활성영역이 노출된 결과물을 열산화시키어 상기 제1 활성영역 상에 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막을 형성하는 단계를 포함하는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 트렌치 소자분리막을 형성하는 단계는
    상기 반도체기판의 전면 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 및 상기 패드산화막을 패터닝하여 상기 반도체소자의 소정영역을 노출시키는 패드산화막 패턴 및 패드질화막 패턴을 형성하는 단계;
    상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성함과 동시에 상기 저전압 모스 트랜지스터 영역 내에 제1 활성영역을, 상기 고전압 모스 트랜지스터 영역 내에 제2 활성영역을 한정하는 단계;
    상기 트렌치 영역을 채우는 절연막 패턴을 형성하는 단계; 및
    상기 패드질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 패드질화막 패턴을 제거한 후에 상기 패드산화막 패턴은 상기 제1 및 제2 활성영역들 상에 잔존하되, 상기 제2 활성영역 상에 잔존하는 상기 패드산화막 패턴은 상기 제1 게이트 산화막을 형성하기 전에 제거되고, 상기 제1 활성영역 상에 잔존하는 상기 패드산화막 패턴은 상기 제2 게이트 산화막을 형성하기 전에 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 패드질화막 패턴을 제거한 후에,
    상기 제1 및 제2 활성영역들 상에 잔존하는 상기 패드산화막 패턴을 제거하여 상기 제1 및 제2 활성영역들을 노출시키는 단계; 및
    상기 노출된 제1 및 제2 활성영역들 상에 희생산화막을 형성하는 단계를 더 포함하되, 상기 제2 활성영역 상에 형성된 상기 희생산화막은 상기 제1 게이트 산화막을 형성하기 전에 제거되고, 상기 제1 활성영역 상에 형성된 상기 희생산화막은 상기 제2 게이트 산화막을 형성하기 전에 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 캐핑질화막 상에 화학기상증착 공정을 사용하여 캐핑산화막을 형성하는 단계를 더 포함하되, 상기 캐핑산화막은 상기 캐핑질화막과 함께 패터닝되고, 상기 패터닝된 캐핑산화막은 상기 저전압 모스 트랜지스터 영역 내의 상기 제1 게이트 산화막 및 상기 캐핑질화막 패턴의 식각공정 동안 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 저전압 모스 트랜지스터 영역 내의 상기 제1 게이트 산화막은 습식 공정을 사용하여 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 제2 게이트 산화막을 형성하는 단계 후에,
    상기 제2 게이트 산화막이 형성된 결과물의 전면 상에 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막을 패터닝하여 상기 제1 활성영역을 가로지르는 제1 게이트 전극 및 상기 제2 활성영역을 가로지르는 제2 게이트 전극을 형성하는 단계를더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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