CN117577643B - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其制造方法，其中半导体结构包括：衬底，衬底包括NMOS器件区和PMOS器件区，其中PMOS器件区包括预留区域，预留区域为PMOS器件区的源漏区域；栅极结构，设置在NMOS器件区上和PMOS器件区上；氮化层，覆盖NMOS器件区、PMOS器件区中栅极结构的侧部，以及PMOS器件区的部分衬底；氮氧化层，覆盖在氮化层上；预备沟槽，设置在衬底上，预备沟槽位于预留区域。本发明提供了一种半导体结构及其制造方法，能够提升半导体结构的成型质量和制程良率，并且更有利于提升PMOS器件的驱动电流。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
在半导体产品中，PMOS器件所受到的压应力越大，越有利于提升PMOS器件的驱动电流。而NMOS器件所受到的拉应力最大，越有利于提升NMOS器件的驱动电流。其中，采用锗硅（SiGe）外延技术可以加大PMOS器件的压应力。
在锗硅外延工艺中，不可避免地会使用到光刻胶。而图案负载大易导致PMOS器件的蚀刻损伤，因此PMOS器件成型质量差，半导体产品的稳定性变差。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，能够提升半导体结构的成型质量和制程良率，并且更有利于提升PMOS器件的驱动电流。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体结构，包括：
衬底，所述衬底包括NMOS器件区和PMOS器件区，其中PMOS器件区包括预留区域，所述预留区域为PMOS器件区的源漏区域；
栅极结构，设置在所述NMOS器件区上和所述PMOS器件区上；
氮化层，覆盖所述NMOS器件区、所述PMOS器件区中所述栅极结构的侧部，以及所述PMOS器件区的部分所述衬底；
氮氧化层，覆盖在所述氮化层上；以及
预备沟槽，设置在所述衬底上，所述预备沟槽位于所述预留区域。
在本发明一实施例中，所述半导体结构包括西格玛沟槽，所述西格玛沟槽设置在所述衬底上，且所述西格玛沟槽形成于所述预备沟槽中。
在本发明一实施例中，在形成所述预备沟槽前，所述半导体结构包括光阻层，所述光阻层覆盖于所述氮氧化层上，且所述光阻层位于所述NMOS器件区。
在本发明一实施例中，所述半导体结构包括表面氧化层，所述表面氧化层位于所述栅极结构和所述氮化层之间。
本发明提供了一种半导体结构的制造方法，包括以下步骤：
提供一衬底，所述衬底包括NMOS器件区和PMOS器件区，其中所述PMOS器件区包括预留区域，所述预留区域为PMOS器件区的源漏区域；
形成栅极结构于所述NMOS器件区上和所述PMOS器件区上；
形成氮化层于所述栅极结构上和所述衬底上，并氧化部分所述氮化层，形成氮氧化层，其中所述氮氧化层覆盖在所述氮化层上；
同步蚀刻所述预留区域上的所述氮氧化层和所述氮化层，以及所述栅极结构上的所述氮氧化层和所述氮化层，直到露出所述衬底的表面和所述栅极结构的顶面；以及
形成预备沟槽于所述预留区域上。
在本发明一实施例中，在形成所述栅极结构后，形成所述氮化层之前，形成表面氧化层于所述栅极结构上。
在本发明一实施例中，在形成所述氮氧化层后，且在蚀刻所述氮化层和所述氮氧化层之前，形成光阻层于所述氮氧化层上，其中所述光阻层覆盖所述NMOS器件区和所述PMOS器件区。
在本发明一实施例中，形成所述光阻层后，移除所述PMOS器件区上的所述氮氧化层。
在本发明一实施例中，在蚀刻所述氮化层和所述氮氧化层后，且在形成所述预备沟槽前，移除所述光阻层。
在本发明一实施例中，形成所述预备沟槽后，蚀刻拓宽所述预备沟槽，形成西格玛沟槽。
如上所述，本发明提供了一种半导体结构及其制造方法，本发明意想不到的技术效果是：本发明能够得到关键尺寸更加准确，且形貌完整的半导体结构，能够大大减少缺陷的发生，提升了制程良率。并且根据本发明提供的半导体结构的制造方法，能够降低光刻胶图形负载对蚀刻造成的影响，减少蚀刻过程中氮化物和氧化层的非预期损失，从而提升制程中氮化物对PMOS器件的栅极结构，以及对NMOS器件的保护力度，进而提升了半导体结构的制造良率。根据本发明提供的半导体结构的制造方法，在进行锗硅外延工艺时，关键尺寸的误差更小，更有利于调整和控制半导体的关键尺寸，因此本发明提供的半导体结构，能够更加有效地提升PMOS器件的拉应力，从而提升PMOS器件的驱动电流。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中半导体器件的结构示意图。
图2为本发明一实施例中形成氮化层和氮氧化层的结构示意图。
图3为本发明一实施例中对光阻层显影的结构示意图。
图4为本发明一实施例中光阻层显影后第二类型器件的结构示意图。
图5为本发明一实施例中蚀刻露出衬底表面和保护层表面的结构示意图。
图6为现有技术在显影步骤后栅极结构的电镜图。
图7为本发明一实施例中移除光阻层后的半导体结构示意图。
图8为本发明一实施例中预备沟槽的结构示意图。
图9为现有技术中形成西格玛沟槽后栅极结构的电镜图。
图10为本发明一实施例中形成预备沟槽后栅极结构的电镜图。
图11为本发明一实施例中西格玛沟槽的结构示意图。
图12为现有技术中西格玛沟槽和栅极结构的电镜图。
图13为本发明一实施例中西格玛沟槽和栅极结构的电镜图。
图14为本发明一实施例中应变结构的结构示意图。
图15为本发明一实施例中移除氮化层和氮氧化层后的半导体结构示意图。
图16为本发明一实施例中掺杂区的结构示意图。
图中：100、半导体器件；101、衬底；102、栅极结构；1021、多晶硅层；1022、绝缘层；1023、保护层；1024、第一侧墙；103、表面氧化层；104、预备沟槽；105、西格玛沟槽；106、掺杂区；200、氮化层；300、氮氧化层；400、光阻层；401、掩模板；500、应变结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
锗硅外延工艺中，通过外延生长的方式将锗掺入硅片中，从而形成锗硅（SiGe）材料。锗硅与硅的晶格常数很接近。具体的，硅的晶格常数是5.431埃，锗的晶格常数是5.653埃。硅与锗的不匹配率是4.09%，从而使得锗硅的晶格常数大于纯硅。在硅中掺入部分锗，可以缩窄硅的带隙。以锗硅材料作为基区，以硅作为发射区，可以制成宽带隙发射区异质结晶体管。其中，由于带隙窄且价带上移变窄的特性，相较于电子从发射区扩散到基区，基区空穴向发射区扩散会遇到更高的势垒，因此异质结比同质结的电子、空穴注入比大很多，因而大大提高了晶体管的电流增益。因此，在本实施例中，在硅中设置锗硅，能够提升PMOS器件的压应力，并提升PMOS器件的驱动电流。本发明提供的半导体结构的关键尺寸为90nm及以下，且本发明提供的半导体结构及其制造方法尤其适用于关键尺寸达到28nm及以下的半导体制造工艺。
请参阅图1所示，本发明提供了半导体结构的制造方法，首先提供一半导体器件100。其中半导体器件100包括衬底101、栅极结构102和表面氧化层103。衬底101例如为形成半导体器件100的硅基材。其中可以在衬底101中注入离子，形成N型半导体或P型半导体。在本实施例中，衬底101中包括多个器件区，且根据集成电路设计要求，多个器件区可以被划分为NMOS器件区和PMOS器件区。其中NMOS器件区用于形成NMOS器件，PMOS器件区用于形成PMOS器件。其中第一类型器件的衬底101为P型半导体，且第一类型器件的掺杂区为N型掺杂区。第二类型器件的衬底101为N型半导体，且第二类型器件的掺杂区为P型掺杂区。在本实施例中，栅极结构102设置在衬底101上。其中栅极结构102包括多晶硅层1021、绝缘层1022、保护层1023和第一侧墙1024。多晶硅层1021设置在衬底101上，绝缘层1022覆盖多晶硅层1021，保护层1023覆盖绝缘层1022。其中多晶硅层1021、绝缘层1022、保护层1023的宽度相同。第一侧墙1024覆盖多晶硅层1021、绝缘层1022和保护层1023的侧壁。其中绝缘层1022为氮化硅。保护层1023为氧化物，例如氧化硅。第一侧墙1024为氮化硅。在本实施例中，表面氧化层103覆盖在栅极结构102上的衬底101上。其中表面氧化层103为氧化物，例如氧化硅。在本实施例中，表面氧化层103可以作为栅极结构102的第二侧墙。
请参阅图1和图2所示，在本发明一实施例中，形成氮化层200于半导体器件100上，并在氮化层200中植入氧原子，形成氮氧化层300。在本实施例中，通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积（Plasma EnhancedChemical Vapor Deposition，PECVD）等方式在半导体器件100上形成氮化层200，通过氮化层200保护不参与半导体器件100不受到制程损伤。其中氮化层200的厚度大于例如10nm。其中，在氮化层200形成后，对半导体结构的表面进行湿法清洗，以去除氮化层200表面的灰尘和杂质离子等等，以提升光刻胶（photoresist，PR）的附着性。然而，氮化层200为氮化硅（Si3N4），氮化硅表面具有大量不稳定的断键。因此在湿法清洗的制程中，氮化层200表面的断键会吸附水或氢氟酸（HF）中的氢氧键和氢键。因此，湿法清洗后的氮化层200对光刻胶会产生毒害作用，反而会导致光刻胶不能良好附着。因此在本实施例中，形成氮化层200后，可以通过一氧化二氮（N2O）处理氮化层200，在氮化层200中植入氧原子，从而将部分氮化层200转换成氮氧化层300。其中氮氧化层300为氮氧化硅（SiON），且氮氧化层300的厚度为例如30埃~50埃，具体为例如30埃。在本实施例中，在形成氮氧化层300后，对半导体结构表面进行湿法清洗。由于氮氧化层300为钝化材料，能够降低湿法清洗的影响。需要说明的是，本发明图例中的氮化层200和氮氧化层300等结构的厚度为示意图，以便于说明本案的半导体结构。图示中的图层厚度比例不代表半导体结构的实际比例。
请参阅图2至图4所示，在本发明一实施例中，在氮氧化层300上形成光阻层400，并显影处理光阻层400，使光阻层400覆盖第一类型器件，并露出第二类型器件。在本实施例中，在湿法清洗氮氧化层300后，在氮氧化层300的表面旋涂光刻胶，直到光刻胶覆盖氮氧化层300，形成光阻层400。此时光阻层400覆盖第一类型器件和第二类型器件。如图3所示，光阻层400覆盖NMOS器件和PMOS器件。接着，用掩模板401遮挡第一类型器件，并对图3所示的半导体结构进行曝光和显影处理，从而去除覆盖在第二类型器件上的光阻层400，露出第二类型器件。接着移除掩模板401，此时光阻层400覆盖第一类型器件的氮氧化层300，如图4所示。
请参阅图4和图5所示，在本发明一实施例中，露出第二类型器件后，蚀刻蚀刻衬底101上的表面氧化层103、氮化层200和氮氧化层300，露出衬底101的表面。并且，同步蚀刻去除栅极结构102上的表面氧化层103、氮化层200和氮氧化层300，露出保护层1023。在本实施例中，通过干法蚀刻去除表面氧化层103、氮化层200和氮氧化层300。且具体可以通过甲烷（CF4）和三氟甲烷（CHF3）氮化层200和氮氧化层300，接着通过甲烷（CF4）蚀刻去除表面氧化层103。其中等离子气体在同步去除位于衬底101表面和位于栅极结构102顶部的表面氧化层103，以及同步去除位于衬底101表面和位于栅极结构102顶部的氮化层200和氮氧化层300，直到衬底101的表面露出且保护层1023的表面露出。需要说明的是，在蚀刻过程中，保护层1023不可避免地会露出。其中保护层1023的设置可以避免蚀刻损伤到栅极结构102的关键层。需要说明的是，图5展示的是NMOS器件和PMOS器件相邻的情况。本实施例中，预设关键尺寸阈值或是提前规划好预备进行锗硅外延工艺的区域。在蚀刻去除表面氧化层103、氮化层200和氮氧化层300的步骤中，仅对预备进行锗硅外延工艺的区域或是关键尺寸大于关键尺寸阈值的窗口进行蚀刻。例如，在图5中，仅对两个栅极结构102间的区域进行蚀刻，以露出衬底101的表面。需要说明的是，本发明并不限定于在PMOS器件的相邻栅极结构102之间进行蚀刻处理。在本发明的其他实施例中，也可以蚀刻去除与NMOS器件相邻区域的表面氧化层103、氮化层200和氮氧化层300。其中根据锗硅外延工艺的关键尺寸设置关键尺寸阈值。例如，将关键尺寸阈值设置为锗硅区域的关键尺寸。
请参阅图5和图6所示，在本发明一实施例中，在显影露出PMOS器件时，由于本实施例中光阻层400附着良好，因此本实施例无需设置底部抗反射层（Bottom Anti-ReflectiveCoatings，BARC），就能保证光阻层400可以良好遮挡NMOS器件。在显影过程中，本实施例不仅图形负载小，并且在显影结束后，氮化层200能够完整保持。其中氮氧化层300也能起到对氮化层200的保护作用，进一步确保氮化层200在显影结束后仍能完整保持。图6为在光阻层400和氮化层200之间直接设置底部抗反射层，显影露出PMOS器件后的半导体结构电镜放大图。如图6所示，在去除底部抗发射层的同时，部分氮化层200也被移除，导致第一侧墙1024被过早暴露。因此在后续的制程中，栅极结构102极易受损，且无需进行沟槽蚀刻的衬底101的表面也可能受到损伤。而在本实施例中，氮化层200能在显影过程中始终保持完整。
请参阅图5至图9所示，在本发明一实施例中，在衬底101表面露出后，去除光阻层400。接着蚀刻衬底101，在衬底101上形成预备沟槽104。在本实施例中，可以通过灰化工艺去除光阻层400，使第一类型器件露出，从而降低后续蚀刻制程中第一类型器件的图形负载，提升蚀刻的可控程度，从而提升蚀刻的准确性。接着，通过干法蚀刻形成预备沟槽104。具体的，干法蚀刻所用的等离子气体为溴化氢（HBr）。在干法蚀刻形成预备沟槽104时，氮氧化层300和氮化层200可以保护栅极结构102，避免栅极结构102受到损伤。在本实施例中，预备沟槽104为方槽，且预备沟槽104的宽度与预留区域的宽度相等，如图7和图8所示。在本实施例中，预留区域为预备形成源极掺杂区和漏极掺杂区的区域，且为预备进行锗硅外延工艺的区域。如图7和图8所示，本实施例中预留区域的宽度为D，预备沟槽104的宽度为D。在本实施例中，预备沟槽104的侧壁与衬底101的表面垂直，以便于后续拓宽时，控制关键尺寸的准确性。
请参阅图8至图10所示，在本发明一实施例中，图9显示了在设置底部抗发射层的情况下，干法蚀刻形成预备沟槽104时，栅极结构102的变化。如图9所示，由于图形负载过大，保护层1023被过多蚀刻，部分绝缘层1022已经被蚀刻去除。因此形成的栅极结构102的质量很难得到保证。在本实施例中，在形成预备沟槽104时，NMOS器件的表面可以通过氮氧化层300和氮化层200进行保护。在前一工序显影的过程中，氮氧化层300和氮化层200的损失极小到可以忽略，因此在干法蚀刻形成预备沟槽104时，氮氧化层300和氮化层200起到的保护效果良好，避免蚀刻损伤到绝缘层1022。需要说明的是，图9中两个栅极结构102之间的沟槽并非预备沟槽104，而是后续制程中预备形成的西格玛沟槽105。为便于说明本实施例中灰化工艺的效果，因此设置图9。图10显示了本实施例中，在形成预备沟槽104后栅极结构102的形貌。根据图10能够明显看出，在形成预备沟槽104后，保护层1023仍有较多的保留，仅顶部被部分蚀刻。并且，绝缘层1022被保护层1023和氮化层200包围，完全没被蚀刻。并且，在多晶硅层1021的外部，氮化层200被完整保留，氮氧化层300也基本未受到损伤。因此本实施例形成预备沟槽104的过程，能保证对栅极结构102的良好保护。并且可以看到，本实施例避免了蚀刻气体的多余损耗，因此预备沟槽104的侧壁具有良好的垂直形貌，更符合预期设计，有利于后续进行关键尺寸的控制。如果是通过建模实验来形成预备沟槽104和西格玛沟槽105，本实施例中的工艺效果也会有利于实验参数的收集，使关键尺寸更加可控。
请参阅图8和图11所示，在本发明一实施例中，在形成预备沟槽104后，蚀刻预备沟槽104，形成西格玛沟槽105。其中，通过湿法蚀刻预备沟槽104的侧壁和底壁，从而拓宽预备沟槽104，形成西格玛沟槽105。其中湿法蚀刻液为四甲基氢氧化铵（C4H13NO）。在本实施例中，西格玛沟槽105的两侧侧壁对称设置。其中，西格玛沟槽105包括第一侧壁1051和第二侧壁1052，第一侧壁1051和第二侧壁1052连接，且第一侧壁1051和第二侧壁1052间具有预设夹角。其中预设夹角为α+β。其中夹角α为第一侧壁1051和水平面间的夹角。夹角β为第二侧壁1052和水平面间的夹角。在本实施例中，西格玛沟槽105包括第一关键尺寸C1和第二关键尺寸C2。其中，第一关键尺寸C1为西格玛沟槽105的槽口宽度，且第一关键尺寸C1等于预备沟槽104的宽度。第二关键尺寸C2为西格玛沟槽105的最大宽度。其中，第一侧壁1051和第二侧壁1052的连接处为西格玛沟槽105的侧壁拐点。第二关键尺寸C2为的西格玛沟槽105两个侧壁拐点间的宽度。在本实施例中，第一关键尺寸C1小于第二关键尺寸C2。西格玛沟槽105的底壁宽度小于第一关键尺寸C1。
请参阅图11至图13所示，在本发明一实施例中，图12显示了基于底部抗发射层和基础灰化工艺所实现的半导体结构，在形成西格玛沟槽105后，多晶硅层1021已经裸露，绝缘层1022被完全蚀刻。这样形成的半导体结构在电性测试时可能会出现错误，导致晶圆上的部分半导体器件100报废。并且在后续的工艺中也可能会导致工艺误差，影响半导体产品的制程良率。图13显示了本实施例形成西格玛沟槽105后，并且去除氮化层200和氮氧化层300后的半导体结构。如图13所示，绝缘层1022和多晶硅层1021被包围在第一侧墙1024中，并且部分表面氧化层103包覆在第一侧墙1024的外部。保护层1023被部分蚀刻，而绝缘层1022和多晶硅层1021则被完整地保护。因此本实施例提供的半导体结构及其制造方法，有更高的成型准确性和更高的制程良率。基于对本实施例的半导体结构及其制造方法，制程对关键尺寸的控制也能更加精确，进一步提升制程良率。如图12和图13所示，本实施例的西格玛沟槽105形貌相较于图12，第一侧壁1051和第二侧壁1052的表面更加平滑，且第一侧壁1051和第二侧壁1052的连接处，夹角分明，第一关键尺寸C1和第二关键尺寸C2都更加符合预期设计。
请参阅图11和图14所示，在本发明一实施例中，在西格玛沟槽105中外延生长锗硅材料，形成应变结构500。在本实施例中，外延生长锗硅材料所用的硅源包括氯化硅（SiCl4）、三氯硅烷（SiHCl3）、二氯硅烷（SiH2Cl2）和甲硅烷（SiH4）。外延生长锗硅材料所用的锗源为氢化锗（GeH4）。锗硅材料填满西格玛沟槽105，且锗硅材料溢出西格玛沟槽105，填充在两个栅极结构102之间。基于本实施例所形成的精确的西格玛沟槽105，本实施例形成的应变结构500所能达到的应变力也更加符合预期，在同样锗硅配比的情况下，本实施例对PMOS器件施加的压应力更大，能够产生的电流增益更高。
请参阅图14至图16所示，在本发明一实施例中，形成应变结构500后，对应变结构500植入离子，形成掺杂区106。在本实施例中，可以对应变结构500植入磷离子。其中掺杂区106为源极区或漏极区。基于如图16所示的一种半导体结构，能够有效提升沟道的应变压力，从而提升PMOS器件的驱动电流。其中，NMOS器件在制造过程中被良好保护。
本发明提供了一种半导体结构及其制造方法，其中半导体结构包括衬底、栅极结构、氮化层、氮氧化层和预备沟槽。在本发明中，衬底包括NMOS器件区和PMOS器件区，其中PMOS器件区包括预留区域，预留区域为PMOS器件区的源漏区域。栅极结构设置在NMOS器件区上和PMOS器件区上。氮化层覆盖NMOS器件区、PMOS器件区中栅极结构的侧部，以及PMOS器件区的部分衬底。氮氧化层覆盖在氮化层上。预备沟槽设置在衬底上，且预备沟槽位于预留区域。其中半导体结构的制造方法包括以下步骤。首先提供一衬底，衬底包括NMOS器件区和PMOS器件区，其中PMOS器件区包括预留区域，预留区域为PMOS器件区的源漏区域。接着，形成栅极结构于NMOS器件区上和PMOS器件区上。接着，形成氮化层于栅极结构上和衬底上，并氧化部分氮化层，形成氮氧化层，其中氮氧化层覆盖在氮化层上。接着，同步蚀刻预留区域上的氮氧化层和氮化层，以及栅极结构上的氮氧化层和氮化层，直到露出衬底的表面和栅极结构的顶面。接着形成预备沟槽于预留区域上。
本发明提供的半导体结构及其制造方法具有意想不到的技术效果：本发明能够得到关键尺寸更加准确，且形貌完整的半导体结构，能够大大减少缺陷的发生，提升了制程良率。并且根据本发明提供的半导体结构的制造方法，能够降低光刻胶图形负载对蚀刻造成的影响，减少蚀刻过程中氮化物和氧化层的非预期损失，从而提升制程中氮化物对PMOS器件的栅极结构，以及对NMOS器件的保护力度，进而提升了半导体结构的制造良率。根据本发明提供的半导体结构的制造方法，在进行锗硅外延工艺时，关键尺寸的误差更小，更有利于调整和控制半导体的关键尺寸，因此本发明提供的半导体结构，能够更加有效地提升PMOS器件的拉应力，从而提升PMOS器件的驱动电流。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (7)
1.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一衬底，所述衬底包括NMOS器件区和PMOS器件区，其中所述PMOS器件区包括预留区域，所述预留区域为PMOS器件区的源漏区域；
形成栅极结构于所述NMOS器件区上和所述PMOS器件区上；
形成氮化层于所述栅极结构上和所述衬底上，并氧化部分所述氮化层，形成氮氧化层，其中所述氮氧化层覆盖在所述氮化层上；
同步蚀刻所述预留区域上的所述氮氧化层和所述氮化层，以及所述栅极结构上的所述氮氧化层和所述氮化层，直到露出所述衬底的表面和所述栅极结构的顶面；以及
形成预备沟槽于所述预留区域上；
其中，在形成所述氮氧化层后，且在蚀刻所述氮化层和所述氮氧化层之前，形成光阻层于所述氮氧化层上，其中所述光阻层覆盖所述NMOS器件区和所述PMOS器件区；
形成所述光阻层后，移除位于所述PMOS器件区上的所述光阻层和所述氮氧化层；
在蚀刻所述氮化层和所述氮氧化层后，且在形成所述预备沟槽前，移除所述NMOS器件区上的光阻层。
2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在形成所述栅极结构后，形成所述氮化层之前，形成表面氧化层于所述栅极结构上。
3.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，形成所述预备沟槽后，蚀刻拓宽所述预备沟槽，形成西格玛沟槽。
4.一种半导体结构，基于如权利要求1所述的一种半导体结构的制造方法，其特征在于，包括：
衬底，所述衬底包括NMOS器件区和PMOS器件区，其中PMOS器件区包括预留区域，所述预留区域为PMOS器件区的源漏区域；
栅极结构，设置在所述NMOS器件区上和所述PMOS器件区上；
氮化层，覆盖所述NMOS器件区、所述PMOS器件区中所述栅极结构的侧部，以及所述PMOS器件区的部分所述衬底；
氮氧化层，覆盖在所述氮化层上；以及
预备沟槽，设置在所述衬底上，所述预备沟槽位于所述预留区域。
5.根据权利要求4所述的一种半导体结构，其特征在于，所述半导体结构包括西格玛沟槽，所述西格玛沟槽设置在所述衬底上，且所述西格玛沟槽形成于所述预备沟槽中。
6.根据权利要求4所述的一种半导体结构，其特征在于，在形成所述预备沟槽前，所述半导体结构包括光阻层，所述光阻层覆盖于所述氮氧化层上，且所述光阻层位于所述NMOS器件区。
7.根据权利要求4所述的一种半导体结构，其特征在于，所述半导体结构包括表面氧化层，所述表面氧化层位于所述栅极结构和所述氮化层之间。
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|---|
| 张旭升.锗硅 SiGe 外延技术中提高西格玛沟槽刻蚀工艺稳定性的方法.集成电路应用.2019,第36卷(第7期),19-21. * |
| 锗硅 SiGe 外延技术中提高西格玛沟槽刻蚀工艺稳定性的方法;张旭升;集成电路应用;20190731;第36卷(第7期);19-21 * |
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