CN113257743B - 半导体器件、制作方法及三维存储器 - Google Patents

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Abstract

本发明提供了一种半导体器件、制作方法及三维存储器，半导体器件的制作方法，包括：提供衬底，衬底包括至少一个NMOS区域和PMOS区域，PMOS区域包括至少一个栅极结构；在栅极结构两侧形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中外延生长硅锗层，以使硅锗层填充第一沟槽的部分和硅锗层填充第二沟槽的部分其中一个为源极，另一个为漏极，硅锗层包括P型材料；在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区，通过在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区，以改善PMOS器件的读写速度和一致性，从而提高半导体器件的读写速度和集成度。

Description

半导体器件、制作方法及三维存储器
【技术领域】
本发明涉及半导体技术领域，具体涉及一种半导体器件、制作方法及三维存储器。
【背景技术】
随着集成电路产业的不断发展，集成度越来越高，CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体)器件的尺寸也越来越小。众所周知，CMOS器件的性能在很大程度上受PMOS(P-Metal-Oxide-Semiconductor，P型金属氧化物半导体)器件的制约，主要原因在于硅的空穴迁移率比电子的低，使得PMOS器件的电流驱动能力和速度性能比NMOS器件的差。为了使PMOS器件和NMOS器件性能相匹配，通常PMOS器件的设计面积要比NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)器件的面积大2-3倍，导致芯片集成度和速度降低，功耗增加。采用硅锗(SiGe)外延生长技术可以显著改善器件的性能，与传统的硅(Si)材料相比，硅锗材料具有迁移率高、禁带宽度小等优点，在硅衬底上生长硅锗材料，具有比硅材料高2到3倍的空穴迁移率，将其作为应用于PMOS器件的源/漏极，能改善PMOS器件的性能，从而改进与NMOS器件的对称性，提高器件的整体读写速度和集成度。
然而，在NMOS器件和PMOS器件的交界处，因为存在浅沟道槽(STI，shallow trenchisolation)，使得紧靠浅沟道槽处的硅锗材料形成的源漏极的体积比正常区域的体积小，导致其读写速度降低。因此，现有技术存在缺陷，有待改进与发展。
【发明内容】
本发明的目的在于提供一种半导体器件以及其制作方法，以改善PMOS器件的读写速度和一致性，从而改进与NMOS器件的对称性，进而提高半导体器件的读写速度和集成度。
为了解决上述问题，本发明提供了一种半导体器件的制作方法，包括：提供衬底，衬底包括至少一个NMOS区域和PMOS区域，PMOS区域包括至少一个栅极结构；在栅极结构两侧形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中外延生长硅锗层，以使硅锗层填充第一沟槽的部分和硅锗层填充第二沟槽的部分其中一个为源极，另一个为漏极，硅锗层包括P型材料；在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区。
其中，衬底还包括隔离结构，第一沟槽紧靠隔离结构，且第一沟槽的体积小于第二沟槽的体积。
其中，隔离结构位于NMOS区域和PMOS区域的交界处，隔离结构包括浅沟槽隔离结构。
其中，硅锗层填充第二沟槽的部分沿晶圆表面法线方向的截面形状包括西格玛形。
其中，P型材料包括硼。
其中，在栅极结构两侧形成第一沟槽和第二沟槽，具体包括：
在衬底上形成掩膜层；
通过刻蚀工艺去除PMOS区域的部分掩膜层，保留NMOS区域的掩膜层，以保护NMOS区域的膜层；
通过刻蚀工艺在栅极结构两侧形成第一沟槽和第二沟槽。
其中，在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区之后，还包括：
去除剩余的掩膜层。
其中，在栅极结构下方靠近第一硅锗块处形成有倾斜注入的第一P型掺杂区，具体包括：
对PMOS区域的硅锗层填充第一沟槽的部分进行离子束方向与晶圆表面法线方向呈斜向的P型离子注入，以在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区。
其中，P型离子包括硼或二氟化硼。
其中，在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区之后，还包括：
执行退火步骤。
其中，在第一沟槽和第二沟槽中外延生长硅锗层之后，还包括：
在栅极结构下方靠近硅锗层填充第二沟槽的部分处形成有倾斜注入的第二P型掺杂区。
为了解决上述问题，本申请实施例还提供了一种半导体器件，包括：衬底，衬底包括至少一个NMOS区域和PMOS区域，PMOS区域包括至少一个栅极结构、硅锗层靠近NMOS区域的部分、硅锗层远离NMOS区域的部分以及位于栅极结构下方，且靠近硅锗层靠近NMOS区域的部分处的第一P型掺杂区，其中，硅锗层靠近NMOS区域的部分和硅锗层远离NMOS区域的部分分别位于栅极结构下方的两侧，硅锗层靠近NMOS区域的部分和硅锗层远离NMOS区域的部分的材料包括硅锗和P型材料，以使硅锗层靠近NMOS区域的部分和硅锗层远离NMOS区域的部分其中一个为源极，另一个为漏极。
其中，衬底还包括隔离结构，硅锗层靠近NMOS区域的部分紧靠隔离结构，且硅锗层靠近NMOS区域的部分的体积小于硅锗层远离NMOS区域的部分的体积。
其中，隔离结构位于NMOS区域和PMOS区域的交界处，隔离结构包括浅沟槽隔离结构。
其中，硅锗层远离NMOS区域的部分沿晶圆表面法线方向的截面形状包括西格玛形状。
其中，衬底还包括第二P型掺杂区，第二P型掺杂区位于栅极结构下方，且靠近硅锗层远离NMOS区域的部分。
为了解决上述问题，本申请实施例还提供了一种三维存储器，三维存储器包括阵列存储结构和外围电路，其中，如上述任一项半导体器件位于外围电路中。
本发明的有益效果是：区别于现有技术，本发明提供了一种半导体器件、制作方法及三维存储器，半导体器件的制作方法，包括：提供衬底，衬底包括至少一个NMOS区域和PMOS区域，PMOS区域包括至少一个栅极结构；在栅极结构两侧形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中外延生长硅锗层，以使硅锗层填充第一沟槽的部分和硅锗层填充第二沟槽的部分其中一个为源极，另一个为漏极，硅锗层包括P型材料；在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区，通过在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区，以改善PMOS器件的读写速度和一致性，从而改进与NMOS器件的对称性，进而提高半导体器件的读写速度和集成度。
【附图说明】
图1为本发明一个实施例的半导体器件制作方法的流程示意图；
图2为本发明一个实施例中提供衬底的结构示意图；
图3为本发明一个实施例中形成第一沟槽和第二沟槽的结构示意图；
图4为本发明一个实施例中形成PMOS源/漏极的结构示意图；
图5为本发明一个实施例中形成第一P型掺杂区的结构示意图；
图6为本发明另一实施例的半导体器件制作方法流程示意图；
图7为本发明另一实施例中形成第二P型掺杂区的结构示意图；
图8为本发明一个实施例中去除掩膜层形成的结构示意图；
图9为本发明另一实施例中去除掩膜层形成的结构示意图。
【具体实施方式】
下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样地，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。
如图1所示，本发明提供了一种半导体器件的制作方法，具体流程对照图2至图5的结构图，可以包括如下：
S101步骤：提供衬底110，衬底110包括至少一个NMOS区域和PMOS区域，PMOS区域包括至少一个栅极结构120。
具体地，结合图2-5对本发明实施例的半导体结构的制作方法进行详细描述。应当理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。此外，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。以下对示例性实施例的描述仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。应当注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图2显示S101步骤形成的结构，包括：衬底110，衬底110包括至少一个NMOS区域(如图2所示的A1区域)和PMOS区域(如图2所示的A2区域)，PMOS区域的栅极结构120间隔设置于衬底110的上方(NMOS区域的栅极结构省略)。
具体地，衬底110作为形成半导体器件的基础，衬底110为半导体材料，可以是硅(Si)、锗(Ge)或硅锗(GeSi)、碳化硅(SiC)等，也可以是其它材料，衬底110上还可以包括已经形成的有源器件或无源器件，NMOS区域和PMOS区域是指用于最终形成至少一个N型晶体管或P型晶体管的区域，栅极结构120用于控制半导体器件中电路的导通和不导通，栅极结构120间隔形成于衬底110的上方。
S102步骤：在栅极结构120两侧形成第一沟槽140和第二沟槽130。
在衬底110上形成掩膜层160；
通过刻蚀工艺去除PMOS区域的部分掩膜层160，保留NMOS区域的掩膜层160，以保护NMOS区域的膜层160；
通过刻蚀工艺在栅极结构120两侧形成第一沟槽140和第二沟槽130。
具体地，在刻蚀工艺之前可以先在衬底110上形成掩膜层160，掩膜层160可以包括图案化的光刻胶层和硬质掩膜层(Hard Mask)，图案化的光刻胶层上的图案与需要刻蚀的掩膜板上的图案相对应，用于作为刻蚀保护层，以使在相应的位置通过刻蚀工艺形成第一沟槽140和第二沟槽130的形貌(profile)。硬质掩膜层可以是一种通过化学气相沉积(Chemical Vapor Deposition，CVD)生成的无机薄膜材料，其主要成分通常有氮化钛(TiN)、氮化硅(SiN)和氧化硅(SiO2)等，在衬底110上形成掩膜层160之后，通过刻蚀工艺去除PMOS区域的部分掩膜层160，保留NMOS区域的掩膜层160，可以保护NMOS区域的膜层在后续刻蚀工艺以及其它工艺时不被损伤，与此同时，还可以保护PMOS区域不需要被刻蚀的膜层不被损伤。随后，采用各向异性的干法刻蚀工艺在栅极结构120的两侧形成第一沟槽140和第二沟槽130，比如，当PMOS区域的衬底110材料为硅(Si)时，采用的刻蚀气体可以是氯气(Cl2)和氧气(O2)，通过各向异性的干法刻蚀，当反应的时间达到一定的设定值或当被刻蚀的膜层厚度达到一定的设定值时，停止反应，从而精准地控制第一沟槽140和第二沟槽130的形貌。
进一步地，由于衬底110表面的光学反射效应，反射光线和入射光线相互干涉，在光刻胶内部形成驻波效应和多重曝光，导致图案的关键尺寸无法控制，降低了刻蚀精度，优选地，可以在光刻胶层和硬质掩膜层之间增加一层底部抗反射层(BARC)，其主要成分是能交联的树脂、热致酸发生剂、表面活性剂以及溶剂，可以减少反射，有效改善驻波效应和多重曝光等。
图3显示S102步骤形成的结构，包括：衬底110，在衬底110上间隔设置的多个栅极结构120、在栅极结构120下方两侧形成的第一沟槽140和第二沟槽130以及掩膜层160。
具体地，第一沟槽140可以位于栅极结构120下方两侧的任一侧，对应地，第二沟槽130位于栅极结构120下方两侧的另一侧。比如，如图3所示，当第一沟槽140位于栅极结构120下方的左侧时，第二沟槽130位于栅极结构120下方的右侧，只要使得第一沟槽140和第二沟槽130位于栅极结构120下方的两侧即可，具体不作限制。
其中，衬底110还包括隔离结构150，第一沟槽140紧靠隔离结构150，且第一沟槽140的体积小于第二沟槽130的体积。
如图3所示，由于NMOS区域和PMOS区域的交界处存在隔离结构150，导致第一沟槽140的体积小于第二沟槽130的体积，对应地，当第一沟槽140外延生长硅锗层和P型材料形成源极或者漏极之后，第一沟槽140对应的晶体管的读写速度比第二沟槽130对应的晶体管的低。
其中，隔离结构150位于NMOS区域和PMOS区域的交界处，隔离结构150包括浅沟槽隔离结构。
具体地，位于NMOS区域和PMOS区域的交界的隔离结构150可以是浅沟槽隔离结构，又称之为浅沟槽隔离(STI，shallow trench isolation)可以对NMOS区域和PMOS区域起横向隔离的作用。
S103步骤：在第一沟槽140和第二沟槽130中外延生长硅锗层，以使硅锗层填充第一沟槽的部分和硅锗层填充第二沟槽的部分其中一个为源极，另一个为漏极，硅锗层包括P型材料。
具体地，由于半导体器件的尺寸越来越小，需要采用更薄栅氧化物和更高的沟道掺杂，然而，更薄栅氧化物和更高的沟道掺杂会使得器件产生高漏电和低性能，例如漏电流变大，饱和电流降低等，通过硅锗外延生长技术可以显著改善器件的性能。外延生长硅锗工艺技术被广泛应用在90nm及以下制程，因为硅的晶格常数是5.43095A，锗的晶格常数是5.6533A，硅与锗的不匹配率是4.1％，硅锗的晶格常数大于纯硅，在源漏区会产生压应力，利用沟道晶向上的压应力正比于PMOS器件的驱动电流大小，以提高PMOS器件驱动电流，从而提高半导体器件的读写速度。
图4显示S103步骤形成的结构，包括：衬底110，在衬底110上的栅极结构120、在栅极结构120两侧形成的第一硅锗块141和第二硅锗块131、位于NMOS区域和PMOS区域交界处的隔离结构150以及位于NMOS区域上方的掩膜层160。
具体地，在第一沟槽140和第二沟槽130中外延生长硅锗层，硅锗层填充第一沟槽的部分为第一硅锗块141，硅锗层填充第二沟槽的部分为第二硅锗块131，通过在硅锗层加入P型材料，使得第一硅锗块141和第二硅锗块131拥有为空穴的载流子，以形成PMOS源极和漏极。然而，由于硅锗的生长速度与衬底110的接触面积有关，当硅锗材料与半导体衬底110的接触面积越大，硅锗的生长速度越快，由于第一沟槽140的体积比第二沟槽130的体积小，对应地，外延生长硅锗层形成的第一硅锗块141的体积比第二硅锗块131的体积小。
此外，P型材料可以为任何在硅锗材料中形成载流子为空穴的材料，通常情况下P型材料为硼(B)。
其中，硅锗层填充第二沟槽的部分沿晶圆表面法线方向的截面形状包括西格玛形。
如图4所示，第二硅锗块131的截面形状为西格玛(sigma)形，对于PMOS器件，这种形状能够更好地对沟道施加压应力，提高半导体器件的性能。
需要说明的是，在本发明的其他实施例中，第二硅锗块131的截面形状还可以是方形或其他形状，在这里并不作具体限制，只要能够产生对沟道施加压应力的效果即可。
S104步骤：在栅极结构120下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区。
其中，S104步骤具体包括：
对PMOS区域的第一硅锗块141进行离子束方向与晶圆表面法线方向呈斜向的P型离子注入，以在栅极结构120下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区170。
图5显示S104步骤形成的结构，包括：衬底110，在衬底110上的栅极结构120、在栅极结构120两侧形成的第一硅锗块141和第二硅锗块131、位于NMOS区域和PMOS区域交界处的隔离结构150、位于NMOS区域上方的掩膜层160以及在栅极结构120下方靠近第一硅锗块141处形成的倾斜注入的第一P型掺杂区170。
如图5所示，由于外延生长硅锗层形成的第一硅锗块141的体积比第二硅锗块131的小，使得第一硅锗块141对应的晶体管191(比如，晶体管PMOS1)的饱和电流(Idsat)比两侧都是第二硅锗块131对应的晶体管192(比如，晶体管PMOS2)的饱和电流小，导致晶体管191的读写速度比晶体管192的慢。由于第一硅锗块141的体积比第二硅锗块131的体积小，对应地，在对PMOS区域进行离子束方向与晶圆表面法线方向呈斜向的P型离子注入时，第一硅锗块141更容易穿透，以在栅极结构120下方靠近第一硅锗块141处形成有第一P型掺杂区170，通过在第一硅锗块141形成有第一P型掺杂区170，使得第一硅锗块141对应的栅极结构120的沟道电阻的阻值降低的比第二硅锗块131对应的栅极结构120的沟道电阻的阻值更多，提高了晶体管191的读写速度，减少了与晶体管192的差异，从而提升了PMOS器件整体的读写速度和一致性。
此外，对PMOS区域进行离子束方向与晶圆表面法线方向呈斜向的P型离子注入的角度可以是大于0度小于90度的任意角度，只要能实现在栅极结构120下方靠近第一硅锗块141处形成有倾斜注入的第一P型掺杂区170即可，本发明不作限制。另外，P型离子可以任何能在第一P型掺杂区170中形成载流子为空穴的材料，通常是包括硼或二氟化硼的材料。
另外，除了采用P型离子注入在栅极结构120下方靠近第一硅锗块141处形成有倾斜注入的第一P型掺杂区170之外，还可以采用其它工艺，比如，离子扩散等，具体不作限制，只要能实现在栅极结构120下方靠近第一硅锗块141处形成有倾斜注入的第一P型掺杂区170即可。
以上步骤为本发明第一实施例，根据本发明的另一实施例，可以提高第二硅锗块131对应的晶体管的读写速度，从而提高半导体器件的整体读写速度和集成度，如图6所示是本发明另一实施例的半导体器件制作方法流程示意图，具体流程对照图7的结构图，可以包括如下：
其中，在步骤S104之后，还包括：
步骤S105：在栅极结构120下方靠近硅锗层填充第二沟槽的部分处形成有倾斜注入的第二P型掺杂区180。
图7显示S105步骤形成的结构，包括：衬底110，在衬底110上的栅极结构120、在栅极结构120两侧形成的第一硅锗块141和第二硅锗块131、位于NMOS区域和PMOS区域交界处的隔离结构150、位于NMOS区域上方的掩膜层160以及在栅极结构120下方靠近第一硅锗块141和第二硅锗块131处形成的倾斜注入的第一P型掺杂区170和第二P型掺杂区180。
由上文可知，由于第二硅锗块131较厚，离子注入可能穿透第二硅锗块131或者不能穿透，当离子注入没有穿透第二硅锗块131时，此时，在栅极结构120下方靠近第二硅锗块131没有形成掺杂区，通过调整离子注入的角度和能量，在栅极结构120下方靠近第一硅锗块141处形成有第一P型掺杂区170的同时，在栅极结构120下方靠近第二硅锗块131处形成有倾斜注入的第二P型掺杂区180。通过在第一硅锗块141和第二硅锗块131形成第一P型掺杂区170和第二P型掺杂区180，使得第一硅锗块141和第二硅锗块131对应的栅极结构120的电阻的阻值降低，提高了第一硅锗块141和第二硅锗块131对应的晶体管的读写速度。如图9所示，第一P型掺杂区170的面积比第二P型掺杂区180的大，通过离子注入调整因为第一硅锗块141的体积比第二硅锗块131的体积小造成的读写速度慢的差异，以减少第一硅锗块141和第二硅锗块131对应的晶体管性能的差异，从而改善PMOS器件的读写速度和一致性。
此外，对PMOS区域进行离子束方向与晶圆表面法线方向呈斜向的P型离子注入的角度可以是大于0度小于90度的任意角度，只要能实现在栅极结构120下方靠近第一硅锗块141和第二硅锗块131处形成有倾斜注入的第一P型掺杂区170和第二P型掺杂区180即可，本发明不作限制。另外，P型离子注入的掺杂剂与上文原理类似，在此不作赘述。
其中，在步骤S104之后，还包括：
步骤S106：去除剩余的掩膜层160。
图8显示在步骤S104之后执行S106步骤形成的结构，包括：衬底110，在衬底110上的栅极结构120、在栅极结构120下方两侧形成的第一硅锗块141和第二硅锗块131以及在栅极结构120下方靠近第一硅锗块141处形成的倾斜注入的第一P型掺杂区170。
图9显示在步骤S104和步骤S105之后执行S106步骤形成的结构，包括：衬底110，在衬底110上的栅极结构120、在栅极结构120下方两侧形成的第一硅锗块141和第二硅锗块131、位于NMOS区域和PMOS区域交界处的隔离结构150以及在栅极结构120下方靠近第一硅锗块141和第二硅锗块131处形成的倾斜注入的第一P型掺杂区170和第二P型掺杂区180。
具体地，剩余的掩膜层160可以是光刻胶层或光刻胶层和硬质掩膜层，当剩余的掩膜层160是光刻胶层和硬质掩膜层时，可以通过等离子体干法去胶或/和湿法刻蚀去除光刻胶层，采用等离子体干法去胶的方式，利用等离子体中的活性氧化基团与光刻胶反应生成二氧化碳和水，等离子干法去胶具有高精度，在真空中进行，保证清洗表面不被二次污染，也可以采用湿法刻蚀的方式，通过具有一定选择比的化学溶液，该溶液对光刻胶层的刻蚀速率很高，而对其它膜层的刻蚀速率很低，在去除光刻胶层时，基本不损伤其它膜层，比如，利用硫酸(H2SO4)和过氧化氢(H2O2)的强氧化性，将光刻胶中的主要成分C、H氧化形成CO2和H2O，从而去除光刻胶。为彻底去除光刻胶层避免光刻胶层的残留物对后续工艺影响，造成缺陷等不良，优选地，可以将等离子体干法去胶和湿法刻蚀组合使用或多次使用等离子体干法去胶或湿法刻蚀。随后可以采用各向异性的干法刻蚀去除硬质掩膜层，采用的刻蚀气体可以是四氟化碳(CF4)、三氟甲烷(CHF3)和氧气(O2)。
其中，在步骤S104之后，还包括：
执行退火步骤。
具体地，在离子注入过程中，由于入射离子的碰撞，会对离子注入的表面膜层的晶体结构造成损伤，在对PMOS区域进行离子束方向与晶圆表面法线方向呈斜向的P型离子注入之后，通过执行退火步骤，提供快速表面加热修复损伤，而不使表面膜层的温度达到扩散的程度。
基于上述实施例描述的半导体器件的制作方法，本申请实施例还提供了一种半导体器件，如图8所示，包括：衬底110，衬底110包括至少一个NMOS区域和PMOS区域，PMOS区域包括至少一个栅极结构120、硅锗层靠近NMOS区域的部分、硅锗层远离NMOS区域的部分，以及位于栅极结构120下方且靠近硅锗层靠近NMOS区域的部分处的第一P型掺杂区170，其中，硅锗层靠近NMOS区域的部分和硅锗层远离NMOS区域的部分分别位于栅极结构120下方的两侧，硅锗层靠近NMOS区域的部分和硅锗层远离NMOS区域的部分的材料包括硅锗和P型材料，以使硅锗层靠近NMOS区域的部分和硅锗层远离NMOS区域的部分其中一个为源极，另一个为漏极。
如图8所示，硅锗层靠近NMOS区域的部分为第一硅锗块141，硅锗层远离NMOS区域的部分为第二硅锗块131，由于外延生长硅锗层形成的第一硅锗块141的体积比第二硅锗块131的体积小，使得第一硅锗块141对应的晶体管191的饱和电流(Idsat)比两侧都是第二硅锗块131对应的晶体管192的饱和电流小，导致晶体管191的读写速度比晶体管192的慢。由于第一硅锗块141的体积比第二硅锗块131的体积小，对应地，在对PMOS区域进行离子束方向与晶圆表面法线方向呈斜向的P型离子注入时，第一硅锗块141更容易穿透，以在栅极结构120下方靠近第一硅锗块141处形成有第一P型掺杂区170，通过在第一硅锗块141形成有第一P型掺杂区170，使得第一硅锗块141对应的栅极结构120的沟道电阻的阻值降低的比第二硅锗块131对应的栅极结构120的沟道电阻的阻值更多，提高了晶体管191的读写速度，减少了与晶体管192的差异，从而提升了PMOS器件整体的读写速度和一致性。
其中，衬底110还包括隔离结构，硅锗层靠近NMOS区域的部分紧靠隔离结构，且硅锗层靠近NMOS区域的部分小于硅锗层远离NMOS区域的部分的体积。
如图8所示，由于NMOS区域和PMOS区域的交界处存在隔离结构150，导致第一沟槽140的体积小于第二沟槽130的体积，相应地，第一硅锗块141的体积比第二硅锗块131的体积小。其中，位于NMOS区域和PMOS区域的交界的隔离结构150可以是浅沟槽隔离结构，又称之为浅沟槽隔离(STI，shallow trench isolation)可以对NMOS区域和PMOS区域起横向隔离的作用。
其中，硅锗层远离NMOS区域的部分沿晶圆表面法线方向的截面形状包括西格玛形状。
如图8所示，第二硅锗块131的截面形状为西格玛(sigma)形，对于PMOS器件，这种形状能够更好地对沟道施加压应力，提高半导体器件的性能。
需要说明的是，在本发明的其他实施例中，第二硅锗块131的截面形状还可以是方形或其他形状，在这里并不作具体限制，只要能够产生对沟道施加压应力的效果即可。
以上结构为本发明第一实施例，根据本发明的另一实施例，可以提高第二硅锗块131对应的晶体管的读写速度，从而提高半导体器件的整体读写速度和集成度，如图9所示是本发明另一实施例的半导体器件的结构示意图，衬底110还包括：第二P型掺杂区180，第二P型掺杂区180位于栅极结构120下方，且靠近硅锗层远离NMOS区域的部分。
如图9所示，是本发明另一实施例中形成半导体器件的结构示意图，包括：衬底110，在衬底110上的栅极结构120、在栅极结构120下方两侧形成的第一硅锗块141和第二硅锗块131、位于NMOS区域和PMOS区域交界处的隔离结构150以及在栅极结构120下方靠近第一硅锗块141和第二硅锗块131处形成的倾斜注入的第一P型掺杂区170和第二P型掺杂区180。
由上文可知，由于第二硅锗块131较厚，离子注入可能穿透第二硅锗块131或者不能穿透，当离子注入没有穿透第二硅锗块131时，此时，在栅极结构120下方靠近第二硅锗块131没有形成掺杂区，通过调整离子注入的角度和能量，在栅极结构120下方靠近第一硅锗块141处形成有第一P型掺杂区170的同时，在栅极结构120下方靠近第二硅锗块131处形成有倾斜注入的第二P型掺杂区180。通过在第一硅锗块141和第二硅锗块131形成第一P型掺杂区170和第二P型掺杂区180，使得第一硅锗块141和第二硅锗块131对应的栅极结构120的电阻的阻值降低，提高了第一硅锗块141和第二硅锗块131对应的晶体管的读写速度。如图9所示，第一P型掺杂区170的面积比第二P型掺杂区180的大，通过离子注入调整因为第一硅锗块141比第二硅锗块131体积小造成的读写速度慢的差异，以减少第一硅锗块141和第二硅锗块131对应的晶体管性能的差异，从而改善PMOS器件的读写速度和一致性。
基于上述实施例描述的半导体器件的制作方法，本申请实施例还提供了一种三维存储器(图中未示出)，三维存储器包括阵列存储结构和外围电路，其中，上述任一项半导体器件位于外围电路中。
具体地，三维存储器(3D NAND Flash)包括存储阵列结构和外围电路，上述任一项半导体器件位于外围电路中，其中，存储阵列结构用于存储信息，而外围电路可以位于存储阵列结构的上方或者下方，也可以位于存储阵列结构的四周，外围电路用于控制存储阵列结构。另外，该半导体器件还可以应用于其它的微电子器件中，比如，非易失闪存(NorFlash)等，具体不作限制。
区别于现有技术，本实施例中的半导体器件及其制作方法，半导体器件的制作方法，包括：提供衬底，衬底包括至少一个NMOS区域和PMOS区域，PMOS区域包括至少一个栅极结构；在栅极结构两侧形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中外延生长硅锗层，以使硅锗层填充第一沟槽的部分和硅锗层填充第二沟槽的部分其中一个为源极，另一个为漏极，硅锗层包括P型材料；在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区，通过在栅极结构下方靠近硅锗层填充第一沟槽的部分处形成有倾斜注入的第一P型掺杂区，以改善PMOS器件的读写速度和一致性，从而改进与NMOS器件的对称性，进而提高半导体器件的读写速度和集成度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种半导体器件的制作方法，其特征在于，包括：
提供衬底，所述衬底包括至少一个NMOS区域和PMOS区域，所述PMOS区域包括至少一个栅极结构，所述衬底还包括隔离结构，所述隔离结构位于所述NMOS区域和所述PMOS区域的交界处；
在所述栅极结构两侧形成第一沟槽和第二沟槽，所述第一沟槽紧靠所述隔离结构，且所述第一沟槽的体积小于所述第二沟槽的体积；
在所述第一沟槽和所述第二沟槽中外延生长硅锗层，以使所述硅锗层填充所述第一沟槽的部分和所述硅锗层填充所述第二沟槽的部分其中一个为源极，另一个为漏极，所述硅锗层包括P型材料；
在所述栅极结构正下方靠近所述硅锗层填充所述第一沟槽的部分处形成有倾斜注入的第一P型掺杂区，以降低所述硅锗层填充所述第一沟槽的部分所对应的沟道电阻。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述隔离结构包括浅沟槽隔离结构。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述硅锗层填充所述第二沟槽的部分沿晶圆表面法线方向的截面形状包括西格玛形。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述P型材料包括硼。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述栅极结构两侧形成第一沟槽和第二沟槽，具体包括：
在所述衬底上形成掩膜层；
通过刻蚀工艺去除所述PMOS区域的部分所述掩膜层，保留所述NMOS区域的所述掩膜层，以保护所述NMOS区域的膜层；
通过刻蚀工艺在所述栅极结构两侧形成第一沟槽和第二沟槽。
6.如权利要求5所述的半导体器件的制作方法，其特征在于，在所述栅极结构下方靠近所述硅锗层填充所述第一沟槽的部分处形成有倾斜注入的第一P型掺杂区之后，还包括：
去除剩余的所述掩膜层。
7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述栅极结构下方靠近所述硅锗层填充所述第一沟槽的部分处形成有倾斜注入的第一P型掺杂区，具体包括：
对所述PMOS区域的所述硅锗层填充所述第一沟槽的部分进行离子束方向与晶圆表面法线方向呈斜向的P型离子注入，以在所述栅极结构下方靠近所述硅锗层填充所述第一沟槽的部分处形成有倾斜注入的第一P型掺杂区。
8.如权利要求7所述的半导体器件的制作方法，其特征在于，所述P型离子包括硼或二氟化硼。
9.如权利要求7所述的半导体器件的制作方法，其特征在于，在所述栅极结构下方靠近所述硅锗层填充所述第一沟槽的部分处形成有倾斜注入的第一P型掺杂区之后，还包括：
执行退火步骤。
10.如权利要求1所述的半导体器件的制作方法，其特征在于，在所述第一沟槽和第二沟槽中外延生长硅锗层之后，还包括：
在所述栅极结构下方靠近所述硅锗层填充所述第二沟槽的部分处形成有倾斜注入的第二P型掺杂区。
11.一种半导体器件，其特征在于，包括：衬底，所述衬底包括至少一个NMOS区域和PMOS区域，所述PMOS区域包括至少一个栅极结构、硅锗层靠近所述NMOS区域的部分、所述硅锗层远离所述NMOS区域的部分以及位于所述栅极结构正下方，且靠近所述硅锗层靠近所述NMOS区域的部分的第一P型掺杂区，其中，所述硅锗层靠近所述NMOS区域的部分和所述硅锗层远离所述NMOS区域的部分分别位于所述栅极结构下方的两侧，所述衬底还包括隔离结构，所述隔离结构位于所述NMOS区域和所述PMOS区域的交界处，所述硅锗层靠近所述NMOS区域的部分紧靠所述隔离结构，且所述硅锗层靠近所述NMOS区域的部分的体积小于所述硅锗层远离所述NMOS区域的部分的体积，所述硅锗层靠近所述NMOS区域的部分和所述硅锗层远离所述NMOS区域的部分的材料包括硅锗和P型材料，以使所述硅锗层靠近所述NMOS区域的部分和所述硅锗层远离所述NMOS区域的部分其中一个为源极，另一个为漏极，且所述第一P型掺杂区用以降低所述硅锗层靠近所述NMOS区域的部分所对应的沟道电阻。
12.如权利要求11所述的半导体器件，其特征在于，所述隔离结构包括浅沟槽隔离结构。
13.如权利要求11所述的半导体器件，其特征在于，所述硅锗层远离所述NMOS区域的部分沿晶圆表面法线方向的截面形状包括西格玛形状。
14.如权利要求11所述的半导体器件，其特征在于，所述衬底还包括第二P型掺杂区，所述第二P型掺杂区位于所述栅极结构下方，且靠近所述硅锗层远离所述NMOS区域的部分处。
15.一种三维存储器，其特征在于，所述三维存储器包括阵列存储结构和外围电路，其中，如权利要求11-14任一项所述半导体器件位于所述外围电路中。
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CN106856169A (zh) * 2015-12-09 2017-06-16 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法

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