CN108010835B - 一种半导体器件及其制作方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上形成高掺杂多晶硅层和图形化的硬掩膜层；以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行离子掺杂，以提高所述高掺杂多晶硅层未被所述硬掩膜层遮蔽的部分的蚀刻阻抗；以所述硬掩膜层为掩膜图形化所述高掺杂多晶硅层；执行亲水性处理，以提高图形化的所述高掺杂多晶硅层表面的亲水性；执行湿法工艺去除蚀刻残余物。该制作方法可以获得良好的局部深度差异以及浮栅剖面，同时具有高的湿法性能，且不会造成浮栅损伤。该半导体器件和电子装置具有类似的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体制程技术的发展，半导体器件的密度越来越大，关键尺寸越来越小，自对准双重构图(self-aligned double patterning，SADP)工艺是目前的193nm ArF光刻技术最优选择。对于图形密度大的器件常常会用到自对准双重构图，例如NAND(与非门)快闪存储器存储单元的制作，一般采用自对准双重构图来进行有源区硬掩膜刻蚀。
在NAND器件中，为了获得好的WAT(wafer acceptance test晶圆准许测试)，高掺杂多晶硅(High doped Poly)广泛用作控制栅/浮栅材料层，但是高掺杂多晶硅显示出较低的蚀刻和湿法工艺阻抗，这会导致有源区硬掩膜蚀刻时剖面控制挑战很大。一方面，由于蚀刻阻抗降低，需要在密集区/稀疏区局部深度差异效应和浮栅剖面之间平衡，因为如果采用可以获得垂直浮栅剖面的蚀刻程式recipe)，则局部深度差异变差(bad loading)，即稀疏区(ISO)已经完成浮栅的蚀刻过程，而密集区还未完成。如果采用可以获得好的局部深度差异(密集区和稀疏区的蚀刻速度和蚀刻深度接近)的蚀刻程式，则会出现凸肚形浮栅剖面(bowing FG profile)。另一方面，由于湿法阻抗降低，需要在多晶硅损伤和湿法性能之间平衡，因为如果采用可以保证更好的湿法性能的蚀刻程式，则会导致更严重的凸肚形浮栅剖面以及严重的关键尺寸缩小；如果采用可以保持线性剖面和关键尺寸的湿法工艺程式，则湿法性能不够，且会导致随机的多晶硅损伤(蚀刻残余物与空气反应形成氢氟酸等产物，损伤多晶硅)。此外，在进行多晶硅底部蚀刻(过蚀刻)过程中，也容易造成多晶硅损伤。
因此，为了获得更好地浮栅蚀刻效果，有必要提出一种新的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以获得良好的局部深度差异以及浮栅剖面，同时具有高的湿法性能，且不会造成浮栅损伤。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上形成高掺杂多晶硅层和图形化的硬掩膜层；以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行离子掺杂，以提高所述高掺杂多晶硅层未被所述硬掩膜层遮蔽的部分的蚀刻阻抗；以所述硬掩膜层为掩膜图形化所述高掺杂多晶硅层；执行亲水性处理，以提高图形化的所述高掺杂多晶硅层表面的亲水性；执行湿法工艺去除蚀刻残余物。
进一步地，以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行碳离子注入。
进一步地，采用带状离子束注入工艺执行所述碳离子注入。
进一步地，以所述硬掩膜层为掩膜图形化所述高掺杂多晶硅层的步骤进一步包括：主蚀刻步骤，以所述硬掩膜层为掩膜蚀刻所述高掺杂多晶硅层，以去除大部分未被所述硬掩膜层遮蔽的所述高掺杂多晶硅层；过蚀刻步骤，以所述硬掩膜层为掩膜蚀刻所述高掺杂多晶硅层，以去除剩余的未被所述硬掩膜层遮蔽的所述高掺杂多晶硅层。
进一步地，在所述主蚀刻步骤和过蚀刻步骤之间还包括：对所述高掺杂多晶硅层进行等离子处理，以在所述高掺杂多晶硅层的侧壁上形成聚合物间隙壁。
进一步地，所述等离子处理为原位CH4和N2冲刷处理。
进一步地，所述亲水性处理为Ar、N2或NH3等离子处理。
进一步地，采用中性等离子体执行所述亲水性处理。
进一步地，所述图形化的硬掩膜层通过下述步骤形成：在所述高掺杂多晶硅层上形成硬掩膜层和无定形碳层；在所述密集区的无定形碳层上形成蚀刻停止层，并在所述蚀刻停止层上通过自对准双重构图形成间隙壁图案；在所述稀疏区的无定形碳层上形成图形化的光刻胶层；以所述间隙壁为掩膜蚀刻所述蚀刻停止层；以所述间隙壁和所述稀疏区的光刻胶层为掩膜图形化所述无定形碳层；以所述无定形碳层为掩膜图形化所述有源区硬掩膜层。
进一步地，在图形化所述高掺杂多晶硅层之后，还包括下述步骤：去除所述无定形碳层。
本发明提出的半导体器件的制作方法，在高掺杂多晶硅层蚀刻之前，对待去除部分进行离子掺杂提高其蚀刻阻抗，从而可以在高掺杂多晶硅层蚀刻时采用可以获得密集区/稀疏区良好局部深度差异的蚀刻程式，同时由于高掺杂多晶硅层待去除部分蚀刻阻抗提高，从而在该蚀刻程式下还能获得垂直剖面，避免出现凸肚形剖面。
进一步地，在进行湿法工艺之前，对浮栅表面进行亲水性处理，提高高掺杂多晶硅层表面的亲水性，从而提高湿法性能，在进行湿法工艺时可以采用可以保持线性剖面和关键尺寸的湿法工艺程式，以经过湿法工艺后仍然保持线性剖面和关键尺寸，同时由于湿法性能提高，还可以很好地完成湿法工艺，去除蚀刻残余物，避免随机的多晶硅损伤。
本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上氧化层和图形化的高掺杂多晶硅层，所述图形化的高掺杂多晶硅层为浮栅和/或栅极。
本发明提出的半导体器件具有良好的密集区和稀疏区局部深度差异以及浮栅剖面和关键尺寸，同时具有减少的多晶硅损伤，因而具有更好的性能。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明的半导体器件一实施方式的制作方法的步骤流程图；
图2A～图2J示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图3示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，目前的工艺会在密集区/稀疏区局部深度差异效应和浮栅剖面之间平衡、以及多晶硅损伤和湿法性能之间平衡遇到问题，很难使各方面都获得良好的效果，本发明针对上述情况，提供一种半导体器件的制作方法，用于制作NAND器件，其既可以在上述各方面均获得良好的效果，如图1所示，该方法包括：步骤101，提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上形成高掺杂多晶硅层和图形化的硬掩膜层；步骤102，以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行离子掺杂，以提高所述高掺杂多晶硅层未被所述硬掩膜层遮蔽的部分的蚀刻阻抗；步骤103，以所述硬掩膜层为掩膜图形化所述高掺杂多晶硅层；步骤104，执行亲水性处理，以提高图形化的所述高掺杂多晶硅层表面的亲水性；步骤105，执行湿法工艺去除蚀刻残余物。
本发明提出的半导体器件的制作方法，在高掺杂多晶硅层蚀刻之前，对待去除部分进行离子掺杂提高其蚀刻阻抗，从而可以在高掺杂多晶硅层蚀刻时采用可以获得密集区/稀疏区良好局部深度差异的蚀刻程式，同时由于高掺杂多晶硅层待去除部分蚀刻阻抗提高，从而在该蚀刻程式下还能获得垂直剖面，避免出现凸肚形剖面。
进一步地，在进行湿法工艺之前，对浮栅表面进行亲水性处理，提高高掺杂多晶硅层表面的亲水性，从而提高湿法性能，在进行湿法工艺时可以采用可以保持线性剖面和关键尺寸的湿法工艺程式，以经过湿法工艺后仍然保持线性剖面和关键尺寸，同时由于湿法性能提高，还可以很好地完成湿法工艺，去除蚀刻残余物，避免随机的多晶硅损伤。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图2A～图2J对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，如图2A所示，提供半导体衬底200，所述半导体衬底200包括密集区Dense和稀疏区ISO，在所述密集区dense和稀疏区ISO的半导体衬底200上形成栅极叠层，在所述栅极叠层上形成有源区硬掩膜层203和无定形碳层204，在所述稀疏区的无定形碳层204上形成图形化的光刻胶层205，在所述密集区的无定形碳层204上形成蚀刻停止层206和位于蚀刻停止层206之上的间隙壁图案层207。
其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
半导体衬底200包括密集区Dense和稀疏区ISO，密集区Dense为图形密度大区域，例如NAND或NOR器件的核心区(cell)，稀疏区ISO为图形密度小的区域，例如NAND或NOR器件的外围区。密集区Dense和稀疏区ISO可以通过诸如浅沟槽隔离结构(STI)等分隔，该隔离结构可以预先形成可以在之后的步骤中形成。在本实施例中，出于简洁，仅示意性示出密集区Dense和稀疏区ISO，未示出其连接部分或隔离结构。
所述栅极叠层包括栅极氧化层201和栅极电极层202。栅极氧化层201示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。栅极电极层202示例性地为浮栅材料层，其可以采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。在本实施例中，栅极电极层202为高掺杂多晶硅层，其掺杂离子为磷或硼等N型或P型掺杂离子，掺杂浓度为*E19～8E20atom/cm3，其中*表示1～9中任意数字。在本发明中，所谓的高掺杂指的是掺杂浓度较大，大于常规的掺杂剂量，该浓度与所采用的工艺节点相关，不做具体限制。
有源区硬掩膜层203可以采用各种合适的硬掩膜层材料，例如氧化物、氮化物或氮氧化物等，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。示例性地，有源区硬掩膜层203为氧化硅，厚度为
无定形碳层204也用作硬掩膜，以实现更好地图形传递。无定形碳层204可以通过旋涂法或CVD等工艺形成。示例性地，无定形碳层204厚度为
图形化的光刻胶层205用于定义稀疏区的图案，例如用于定义外围区栅极的图案，其可以通过涂覆光刻胶层以及曝光、显影等操作形成。
蚀刻停止层206用于在自对准双重构图中做停止层，其示例性地为氮化物，例如氮化硅，可以通过炉管工艺、CVD、ALD等方法形成。
间隙壁图案层207用于定义密集区的图案，例如核心区的浮栅图案或有源区图案。在本实施例中，间隙壁图案层207通过自对准双重构图(SADP)形成，自对准双重构图(SADP)为常用的构图工艺，在此不再赘述。
接着，如图2B所示，以所述间隙壁图案层207为掩膜蚀刻所述蚀刻停止层206。
具体地，以所述间隙壁图案层207为掩膜，通过合适的湿法或干法刻蚀工艺刻蚀所述蚀刻停止层206，以将图案转移至蚀刻停止层。所述湿法刻蚀工艺包括诸如磷酸等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
接着，如图2C所示，以所述间隙壁图案层207和图形化的光刻胶层205为掩膜，图形化所述无定形碳层204。
具体地，以所述间隙壁图案层207为掩膜，通过合适的湿法或干法刻蚀工艺刻蚀所述无定形碳层204，以将密集区和稀疏区的图案转移至所述无定形碳层204。
示例性地，在本实施例中，采用干法蚀刻工艺，所述干法蚀刻的工艺参数包括：蚀刻气体包含N2、O2等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
当完成所述无定形碳层204的图形化之后，还可以通过合适溶剂或灰化方法去除图形化的光刻胶层205。
接着，如图2D所示，以图形化的无定形碳层204为掩膜，图形化所述有源区硬掩膜层203。
具体地，以图形化的无定形碳层204为掩膜，通过合适的湿法或干法刻蚀工艺刻蚀所述有源区硬掩膜层203，以将密集区和稀疏区的图案转移至所述有源区硬掩膜层203。所述湿法刻蚀工艺包括诸如氢氟酸混合液等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
示例性地，在本实施中，采用干法刻蚀工艺执行所述蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
接着，如图2E所示，以所述有源区硬掩膜层203为掩膜对所述浮栅材料层202进行离子掺杂，以提高所述浮栅材料层202未被所述有源区硬掩膜层203遮蔽的部分的蚀刻阻抗。
示例性地，在本实施例中，以所述有源区硬掩膜层203对所述浮栅材料层202进行离子注入，从而实现掺杂，以提高所述浮栅材料层202未被所述有源区硬掩膜层203遮蔽的部分的蚀刻阻抗。示例性地，在所述注入离子为碳离子，通过注入碳离子使所述浮栅材料层202未被所述有源区硬掩膜层203遮蔽的部分硬化，提高蚀刻阻抗(etch resistance)。所述注入工艺为带状离子束注入工艺，带状离子束注入工艺(ribbon beam implantationprocess)可以产生带状离子束，并且可以实现各种角度的注入，具体参见06FA02-1J.Vac.Sci.Technol.B 33(6),Nov/Dec 2015文献中公开的内容。
接着，如图2F所示，以所述有源区硬掩膜层203为掩膜对所述浮栅材料层202执行主蚀刻，以去除所述浮栅材料层202大部分未被所述有源区硬掩膜层203遮蔽的部分。
具体地，以有源区硬掩膜层203为掩膜，通过合适的湿法或干法刻蚀工艺刻蚀所述浮栅材料层202，以将密集区和稀疏区的图案转移至所述浮栅材料层202，从而在密集区形成浮栅，在稀疏区形成栅极。所述湿法刻蚀工艺包括诸如硝酸和氢氟酸混合液等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
示例性地，在本实施中，采用干法刻蚀工艺执行所述蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含Cl2、HBr等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
在该主蚀刻过程中，仅去除所述浮栅材料层202大部分未被所述有源区硬掩膜层203遮蔽的部分，以免蚀刻过多造成下方衬底损伤。
进一步地，由于所述浮栅材料层202未被所述有源区硬掩膜层203遮蔽的部分通过离子掺杂蚀刻阻抗提高，因而，在本步骤采用可以获得更好密集区/稀疏区局部深度差异的蚀刻程式执行所述主蚀刻过程。同时由于所述浮栅材料层202未被所述有源区硬掩膜层203遮蔽的部分通过离子掺杂蚀刻阻抗提高，在该过程中同样可以获得良好的浮栅剖面，例如垂直浮栅剖面。
接着，如图2G所示，对所述浮栅和/或栅极表面进行等离子处理，以在所述浮栅和/或栅极表面形成聚合物间隙壁。
示例性地，在本实施例中，通过CH4或N2等离子体冲刷(flush)工艺对所述浮栅和/或栅极表面进行等离子处理，以在所述浮栅和或栅极表面形成聚合物间隙壁，所述聚合区间隙壁沿所述浮栅和或栅极侧壁形成，在后续工艺可以保护所述浮栅和/或栅极免收损伤。
接着，如图2H所示，执行局部深度差异调节以及以所述有源区硬掩膜层203为掩膜对所述浮栅材料层202执行过蚀刻。
所述局部深度差异调节(soft landing工艺)用于使密集区和稀疏区获得更好的局部深度差异，例如通过采用对下层材料的高选择性蚀刻程式对浮栅材料层进行蚀刻，由于选择性高，因此该过程中主要蚀刻浮栅材料层，而不会蚀刻下方的材料层，从而改善前述蚀刻过程中密集区、稀疏区的蚀刻速率差异造成的局部深度差异问题。
当完成所述局部深度差异调节完成之后，以有源区硬掩膜层203为掩膜，通过合适的湿法或干法刻蚀工艺对所述浮栅材料层202进行过蚀刻(over etch)，以去除剩余的未被所述有源区硬掩膜层203遮蔽的浮栅材料层202。所述湿法刻蚀工艺包括诸如硝酸和氢氟酸混合液等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述过蚀刻以所述栅极氧化层201作为蚀刻终点，当然为了保证足够的过蚀刻量，在此过程中也会蚀刻掉部分栅极氧化层201。
接着，如图2I所示，去除剩余的无定形碳层204。
无定形碳层204经过上述蚀刻过程的损耗，仍然会存在残余，在此通过诸如灰化方法(ash)去除剩余的无定形碳层204。所述灰化方法可以通过O2等离子处理完成，在此不再赘述。
最后，如图2J所示，执行亲水性处理，以提高所述浮栅和/或栅极表面的亲水性，并执行湿法工艺，去除蚀刻残余物。
示例性地，在本实施例中，通过NH3、Ar或N2等离子体处理所述浮栅和/或栅极表面，从而提高其亲水性，进而提高湿法性能。优选地，在本实施例中，采用中性等离子体执行所述亲水性处理，以免对所述浮栅和/或栅极造成损伤。
当完成所述亲水性处理后，通过合适的溶剂去除蚀刻残余物。由于浮栅和/或栅极的亲水性提高，也即湿法性能提高，因此在该湿法工艺中可以采用可以保持线性剖面和关键尺寸的蚀刻程式，以最终获得良好的线性剖面和关键尺寸，同时由于湿法性能提高，可以很好地去除蚀刻残余物，避免由于蚀刻残余物未被去除而与空气反应形成氢氟酸等产物，导致多晶硅损伤。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，还包括形成源漏极的步骤，或者以所述有源区硬掩膜层为掩膜继续蚀刻半导体衬底，从而形成隔离结构的步骤。
本实施例提出的半导体器件的制作方法，在浮栅材料层蚀刻之前，对待去除部分进行离子掺杂提高其蚀刻阻抗，从而可以在浮栅材料层蚀刻时采用可以获得密集区/稀疏区良好局部深度差异的蚀刻程式，同时由于浮栅材料层去除部分蚀刻阻抗提高，从而在该蚀刻程式下还能获得垂直浮栅剖面，避免出现凸肚形浮栅剖面(bowing FG profile)。
进一步地，在进行湿法工艺之前，对浮栅表面进行亲水性处理，提高浮栅表面的亲水性，从而提高湿法性能，在进行湿法工艺时可以采用可以保持线性剖面和关键尺寸的湿法工艺程式，以经过湿法工艺后浮栅仍然保持线性剖面和关键尺寸，同时由于湿法性能提高，还可以很好地完成湿法工艺，去除蚀刻残余物，避免随机的多晶硅损伤。
实施例二
本发明还提供一种采用上述方法制作的半导体器件，如图2J所示，该半导体器件包括：半导体衬底200，所述半导体衬底200包括密集区Dense和稀疏区ISO，在所述密集区Dense和稀疏区ISO的半导体衬底200上隧穿氧化层201，以及位于所述隧穿氧化层上201的浮栅或栅极202和有源区硬掩膜层203。
本实施例的半导体器件，具有良好的密集区和稀疏区局部深度差异以及浮栅剖面和关键尺寸，同时具有减少的多晶硅损伤，因而具有更好的性能。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上氧化层和图形化的高掺杂多晶硅层，所述图形化的高掺杂多晶硅层为浮栅和/或栅极。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图3示出手机的示例。手机300的外部设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
本发明实施例的电子装置，由于所包含的半导体器件具有良好的密集区和稀疏区局部深度差异以及浮栅剖面和关键尺寸，同时具有减少的多晶硅损伤，因而具有更好的性能。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上形成高掺杂多晶硅层和图形化的硬掩膜层；
以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行离子掺杂，以提高所述高掺杂多晶硅层未被所述硬掩膜层遮蔽的部分的蚀刻阻抗；
在对所述高掺杂多晶硅层进行离子掺杂之后，使用可以获得更好密集区/稀疏区局部深度差异的蚀刻程式，以所述硬掩膜层为掩膜图形化所述高掺杂多晶硅层；
在图形化所述高掺杂多晶硅层之后，执行亲水性处理，以提高图形化的所述高掺杂多晶硅层表面的亲水性；
执行湿法工艺去除蚀刻残余物。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，以所述硬掩膜层为掩膜对所述高掺杂多晶硅层进行碳离子注入。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，采用带状离子束注入工艺执行所述碳离子注入。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，以所述硬掩膜层为掩膜图形化所述高掺杂多晶硅层的步骤进一步包括：
主蚀刻步骤，以所述硬掩膜层为掩膜蚀刻所述高掺杂多晶硅层，以去除大部分未被所述硬掩膜层遮蔽的所述高掺杂多晶硅层；
过蚀刻步骤，以所述硬掩膜层为掩膜蚀刻所述高掺杂多晶硅层，以去除剩余的未被所述硬掩膜层遮蔽的所述高掺杂多晶硅层。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，在所述主蚀刻步骤和过蚀刻步骤之间还包括：
对所述高掺杂多晶硅层进行等离子处理，以在所述高掺杂多晶硅层的侧壁上形成聚合物间隙壁。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述等离子处理为原位CH4和N2冲刷处理。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述亲水性处理为Ar、N2或NH3等离子处理。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，采用中性等离子体执行所述亲水性处理。
9.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述图形化的硬掩膜层通过下述步骤形成：
在所述高掺杂多晶硅层上形成有源区硬掩膜层和无定形碳层；
在所述密集区的无定形碳层上形成蚀刻停止层，并在所述蚀刻停止层上通过自对准双重构图形成间隙壁图案；
在所述稀疏区的无定形碳层上形成图形化的光刻胶层；
以所述间隙壁为掩膜蚀刻所述蚀刻停止层；
以所述间隙壁和所述稀疏区的光刻胶层为掩膜图形化所述无定形碳层；
以所述无定形碳层为掩膜图形化所述有源区硬掩膜层。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，在图形化所述高掺杂多晶硅层之后，还包括下述步骤：
去除所述无定形碳层。
11.一种采用如权利要求1-10中的任意一项所述的制作方法制作的半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述密集区和稀疏区的半导体衬底上氧化层和图形化的高掺杂多晶硅层，所述图形化的高掺杂多晶硅层为栅极。
12.一种电子装置，其特征在于，包括如权利要求11所述的半导体器件以及与所述半导体器件相连接的电子组件。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000041362A (ko) * | 1998-12-22 | 2000-07-15 | 윤종용 | 로딩 효과를 방지하는 반도체 장치의 제조 방법 |
| CN101192011A (zh) * | 2006-11-30 | 2008-06-04 | 中芯国际集成电路制造(上海)有限公司 | 用于自对准蚀刻的系统和方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000041362A (ko) * | 1998-12-22 | 2000-07-15 | 윤종용 | 로딩 효과를 방지하는 반도체 장치의 제조 방법 |
| CN101192011A (zh) * | 2006-11-30 | 2008-06-04 | 中芯国际集成电路制造(上海)有限公司 | 用于自对准蚀刻的系统和方法 |
| CN102891086A (zh) * | 2011-07-20 | 2013-01-23 | 联华电子股份有限公司 | 半导体元件制造方法 |
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