CN111627808B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括图形密集区和图形稀疏区；在所述基底上形成多个分立的硬掩膜层，相邻所述硬掩膜层与所述基底围成开口，且所述图形稀疏区开口的宽度大于所述图形密集区开口的宽度；形成至少位于所述图形稀疏区的开口侧壁上的修整层，所述修整层与所述硬掩膜层构成掩膜结构层；以所述掩膜结构层为掩膜，刻蚀所述开口露出的部分厚度所述基底，形成凸出于剩余所述基底的多个目标图形层。本发明实施例有利于提高各区域的目标图形层的关键尺寸均一性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体集成电路制造工艺中，会采用一系列的工序，例如淀积、光刻、刻蚀和平坦化工艺等，从而形成半导体结构。其中，光刻和刻蚀是半导体制造过程中主要的图形化手段。
光刻工艺通常是在一个基底上形成光敏材料层(例如：光刻胶层)，然后将掩膜板(mask)上的图形通过曝光转移至光敏材料层上，从而在所述光敏材料层内形成图形，以形成图形化的掩膜层，定义出待刻蚀区域；而刻蚀工艺通常是以所述掩膜层为掩膜，对待刻蚀层中的待刻蚀区域进行刻蚀，从而将所述掩膜层内的图形转移至待刻蚀层中，进而在所述待刻蚀层内形成所需的结构。
随着超大集成电路的不断发展，半导体器件的关键尺寸(critical dimension，CD)不断减小，光刻工艺对器件性能的影响越来越明显。因此，在关键尺寸越来越小的情况下，如何提高图形转移的精准度和稳定性成为业界的研究热点；而且，图形密集区(densearea)和图形稀疏区(isolated area)的图形关键尺寸差异也会影响形成的半导体器件电学性能的一致性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高各区域的目标图形层关键尺寸的均一性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括图形密集区和图形稀疏区；在所述基底上形成多个分立的硬掩膜层，相邻所述硬掩膜层与所述基底围成开口，且所述图形稀疏区开口的宽度大于所述图形密集区开口的宽度；形成至少位于所述图形稀疏区的开口侧壁上的修整层，所述修整层与所述硬掩膜层构成掩膜结构层；以所述掩膜结构层为掩膜，刻蚀所述开口露出的部分厚度所述基底，形成凸出于剩余所述基底的多个目标图形层。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括图形密集区和图形稀疏区；硬掩膜层，分立于所述基底上，相邻所述硬掩膜层与所述基底围成开口，且所述图形稀疏区开口的宽度大于所述图形密集区开口的宽度；修整层，至少位于所述图形稀疏区的开口侧壁上，所述修整层与所述硬掩膜层构成掩膜结构层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述基底上形成多个分立的硬掩膜层，相邻所述硬掩膜层与所述基底围成开口后，形成至少位于所述图形稀疏区的开口侧壁上的修整层，所述修整层与所述硬掩膜层构成掩膜结构层；开口宽度越大，对所述基底的横向刻蚀越严重，所形成目标图形层的宽度越小，通过所述修整层，减小了所述图形稀疏区开口的宽度，进而减小了所述图形稀疏区与所述图形密集区的开口的宽度尺寸差异，在后续刻蚀所述开口露出的部分厚度所述基底的步骤中，所述修整层能够补偿对图形稀疏区与所述图形密集区基底的横向刻蚀量的差异，相应地，形成凸出于剩余所述基底的多个目标图形层后，各区域的目标图形层的关键尺寸(Critical Dimension，CD)均一性得到提高。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3是一种半导体结构的电子显微镜扫描图；
图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图10是本发明一实施例的半导体结构的电子显微镜扫描图；
图11是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
目前图形密集区和图形稀疏区的关键尺寸的均一性较差。现结合一种半导体结构的形成方法分析图形密集区和图形稀疏区的关键尺寸的均一性较差的原因。
参考图1至图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1，所述基底1包括图形密集区II和图形稀疏区I。
继续参考图1，在所述基底1上形成多个分立的硬掩膜层2，相邻所述硬掩膜层2与所述基底1围成开口10，且所述图形稀疏区I开口10的宽度大于所述图形密集区II开口10的宽度。
参考图2，以所述硬掩膜层2(如图1所示)为掩膜，刻蚀所述开口10露出的部分厚度所述基底3，形成凸出于剩余所述基底1的多个目标图形层3。
开口10的宽度越大，对所述基底1的横向刻蚀越严重，所形成目标图形层3的宽度越小。因此，所述形成方法中，图形密集区II和图形稀疏区I上所形成的目标图形层3的宽度尺寸差异较大，具体的，与所述图形密集区II的目标图形层3相比，所述图形稀疏区I的目标图形层3的宽度较小，这降低了各区域的目标图形层3的关键尺寸的均一性。
结合参考图3，图3是前述半导体结构的电子显微镜扫描图。由图可知，图形稀疏区I的目标图形层3的宽度小于图形密集区II的目标图形层3的宽度，各区域的目标图形层3的宽度尺寸均一性较差。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括图形密集区和图形稀疏区；在所述基底上形成多个分立的硬掩膜层，相邻所述硬掩膜层与所述基底围成开口，且所述图形稀疏区开口的宽度大于所述图形密集区开口的宽度；形成至少位于所述图形稀疏区的开口侧壁上的修整层，所述修整层与所述硬掩膜层构成掩膜结构层；以所述掩膜结构层为掩膜，刻蚀所述开口露出的部分厚度所述基底，形成凸出于剩余所述基底的多个目标图形层。
本发明实施例在所述基底上形成多个分立的硬掩膜层，相邻所述硬掩膜层与所述基底围成开口后，形成至少位于所述图形稀疏区的开口侧壁上的修整层，所述修整层与所述硬掩膜层构成掩膜结构层；开口宽度越大，对所述基底的横向刻蚀越严重，所形成目标图形层的宽度越小，通过所述修整层，减小了所述图形稀疏区开口的宽度，进而减小了所述图形稀疏区与所述图形密集区的开口的宽度尺寸差异，在后续刻蚀所述开口露出的部分厚度所述基底的步骤中，所述修整层能够补偿对图形稀疏区与所述图形密集区基底的横向刻蚀量的差异，相应地，形成凸出于剩余所述基底的多个目标图形层后，各区域的目标图形层的关键尺寸均一性得到提高。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底100，所述基底100包括图形密集区II和图形稀疏区I。
所述基底100用于为后续工艺制程提供工艺平台，后续通过图形化所述基底100，在剩余基底100上形成凸起的目标图形层。
本实施例中，所述基底100包括图形密集区II和图形稀疏区I，后续形成凸出于剩余基底100的多个目标图形层后，在单位面积的剩余基底100上，图形密集区II的目标图形层数量大于图形稀疏区I的目标图形层数量。
本实施例中，所述基底100用于形成衬底以及凸出于衬底上的鳍部。
本实施例中，所述基底100的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。在又一些实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于为后续形成衬底提供工艺基础，第二半导体层用于为后续形成鳍部提供工艺基础。在其他实施例中，所述基底还可以为其他待刻蚀功能层，例如：栅极材料层。
本实施例中，所述基底100上还形成有研磨停止材料层101以及位于所述研磨停止材料层101上的图形转移材料层102。
所述研磨停止材料层101用于后续形成研磨停止层。
本实施例中，所述基底100用于形成衬底以及凸出于衬底上的鳍部。后续形成所述衬底和鳍部后，通常还包括在所述鳍部露出的衬底上形成隔离材料层的步骤，所述研磨停止层用于在形成所述隔离材料层的平坦化步骤中，定义平坦化处理的停止位置，从而提高所述隔离材料层的顶部高度一致性、以及平坦化处理的工艺对所述鳍部的损耗。
所述研磨停止材料层101还用于在后续工艺制程中保护所述基底100顶部。
本实施例中，所述研磨停止材料层101的材料为氮化硅。氮化硅材料的硬度和致密度均较大，从而能够保证研磨停止层用于定义平坦化处理的停止位置的作用。
所述图形转移材料层102为需进行图形化的材料，后续在所述基底100上形成掩膜结构层后，将所述掩膜结构层中的图形转移到所述图形转移材料层102中，形成图形转移层，从而为后续图形化所述基底100提供工艺基础。
本实施例中，所述图形转移材料层102的材料为氧化硅。
参考图4至图5，在所述基底100上形成多个分立的硬掩膜层103，相邻所述硬掩膜层103与所述基底100围成开口120(如图5所示)，且所述图形稀疏区I开口120的宽度大于所述图形密集区II开口120的宽度。
所述硬掩膜层103用于作为后续图形化所述基底100的部分掩膜。所述硬掩膜层103还用于为后续在所述开口120的侧壁上形成修整层提供工艺平台。具体的，所述硬掩膜层103形成于所述图形转移材料层102上。
为使所述硬掩膜层103能够在后续图形化所述基底100的步骤中起到掩膜的作用，所述硬掩膜层103的材料为与所述基底100材料具有较大的刻蚀选择比的材料。本实施例中，硬掩膜层103的材料为氮化硅。
在其他实施例中，根据所述基底的材料和实际工艺需求，所述硬掩膜层的材料还可以是其他与所述基底材料具有较大刻蚀选择比的材料。
所述硬掩膜层103分立于所述基底100上。具体地，各区域的硬掩膜层103的宽度相同，且在单位面积的所述基底100上，所述图形稀疏区I上的硬掩膜层103数量小于所述图形密集区II上的硬掩膜层103数量，图形稀疏区I上的相邻硬掩膜层103之间的间隔(space)大于图形密集区II上的相邻硬掩膜层103之间的间隔，因此，所述图形稀疏区I开口120的宽度大于所述图形密集区II开口120的宽度。
本实施例中，借助自对准双重图形化(Self-Aligned Double-Patterning，SADP)工艺形成硬掩膜层103，形成所述硬掩膜层103的步骤包括：在所述基底100上形成核心层(图未示)；在所述核心层的顶部和侧壁、以及所述核心层露出的基底100顶部形成硬掩膜材料层(图未示)；去除位于所述核心层顶部、以及所述基底100顶部的硬掩膜材料层，保留位于所述核心层侧壁上的剩余所述硬掩膜材料层用于作为所述硬掩膜层103；形成所述硬掩膜层103后，还包括：去除所述核心层。
如图4所示，需要说明的是，在去除位于所述核心层顶部、以及所述基底100顶部的硬掩膜材料层、以及去除所述核心层的步骤中，也会对位于所述核心层侧壁上的剩余硬掩膜材料层顶部产生损耗，因此，形成所述硬掩膜层103后，所述硬掩膜层103顶部的平坦度较低。具体的，本实施中，所述硬掩膜层103顶部为斜面。
因此，结合参考图5，本实施例中，形成所述硬掩膜层103后，还包括：对所述硬掩膜层103顶部进行平坦化处理。
通过对所述硬掩膜层103顶部进行平坦化处理，提高了所述硬掩膜层103的顶部平坦度，使所述硬掩膜层103的顶部能够与所述基底100表面相平行，相应有利于提高后续修整层的形成质量、改善刻蚀气体收集角度(etch species collection angle)不同的问题，从而提高后续图形化所述基底100的工艺效果。
本实施例中，对所述硬掩膜层103顶部进行平坦化处理的步骤包括：在所述硬掩膜层103露出的图形转移材料层102上形成平坦化层(图未示)，所述平坦化层至少露出所述斜面；去除高于所述平坦化层顶部的硬掩膜层103；去除高于所述平坦化层顶部的硬掩膜层103后，还包括：去除所述平坦化层。
所述平坦化层用于保护所述硬掩膜层103露出的基底100，所述平坦化层还用于定义所述硬掩膜层103的去除量。
本实施例中，所述平坦化层的材料为SOC(spin on carbon，旋涂碳)材料，有利于降低形成所述平坦化层以及后续去除所述平坦化层的工艺难度，减小所述平坦化层对半导体结构的影响。在其他实施例中，所述平坦化层的材料还可以为ODL(organic dielectriclayer，有机介电层)材料、BARC(Bottom Anti-reflective coating，底部抗反射涂层)材料、DUO(deep UV light absorbing oxide，深紫外光吸收氧化层)材料或DARC(DielectricAnti-reflective Coating，介电抗反射涂层)材料。
本实施例中，采用旋涂工艺形成所述平坦化层。旋涂工艺简单易操作，有利于提高工艺兼容性和生产产能。
本实施例中，采用等离子体刻蚀工艺去除高于所述平坦化层顶部的硬掩膜层103。等离子体刻蚀工艺的刻蚀选择性较高，有利于降低去除高于所述平坦化层顶部的硬掩膜层103的工艺过程中对其他膜层结构的影响，而且，采用等离子刻蚀工艺有利于精确控制所述硬掩膜层103的去除量。
本实施例中，去除高于所述平坦化层顶部的硬掩膜层103后，采用灰化工艺去除所述平坦化层。
参考图6，形成至少位于所述图形稀疏区I的开口120侧壁上的修整层104，所述修整层103与所述硬掩膜层103构成掩膜结构层110。
所述掩膜结构层110用于作为后续图形化所述基底100的刻蚀掩膜。
其中，开口120宽度越大，对所述基底100的横向刻蚀越严重，所形成目标图形层的宽度越小，通过所述修整层104，减小了所述图形稀疏区I开口120的宽度，进而减小了所述图形稀疏区I与图形密集区II的开口120的宽度尺寸差异，在后续刻蚀所述开口120露出的部分厚度所述基底100的步骤中，所述修整层104能够补偿对图形稀疏区I与所述图形密集区II基底100的横向刻蚀量的差异，相应地，后续形成凸出于剩余所述基底100的多个目标图形层后，各区域的目标图形层的关键尺寸均一性得到提高。
本实施例中，所述修整层104位于所述图形稀疏区I和图形密集区II的开口120侧壁上，且沿垂直于所述开口120侧壁的方向上，所述图形稀疏区I修整层104的厚度大于所述图形密集区II修整层104的厚度。
本实施例中，所述图形稀疏区I和图形密集区II的开口120尺寸差异较小，后续图形化所述基底100的步骤中，图形稀疏区I和图形密集区II基底100的横向刻蚀量差异也较小，因此，所述修整层104形成于所述图形稀疏区I和图形密集区II的开口120侧壁上，有利于防止所述修整层104对后续图形稀疏区I与图形密集区II基底100的横向刻蚀量差异补偿过量。
具体地，由于位于所述图形稀疏区I与所述图形密集区II修整层104的厚度不同，在后续图形化所述基底100的步骤中，所述图形稀疏区I和图形密集区II的修整层104的厚度之差用于对图形稀疏区I和图形密集区II基底100的横向刻蚀量差异进行补偿，相应也能够提高目标图形层的宽度尺寸均一性。
而且，图形稀疏区I和图形密集区II的修整层104通常在同一步骤中形成，通过使所述修整层104形成于所述图形稀疏区I和图形密集区II的开口120侧壁上，在提高目标图形层的宽度尺寸均一性的同时，相应还省去了去除图形密集区II的修整层104的步骤，从而简化了工艺步骤。
所述图形稀疏区I修整层104的厚度与所述图形密集区II修整层104的厚度之差不宜过小，也不宜过大。如果所述厚度之差过小，则所述修整层104用于补偿后续对图形稀疏区I与图形密集区II基底100的横向刻蚀量差异的效果不显著，相应地，容易降低所述修整层104用于提高后续各区域目标图形层的关键尺寸均一性的效果；如果所述厚度之差过大，则容易出现补偿过量的情况，即容易导致后续所述图形稀疏区I的目标图形层的宽度过大，这也会降低各区域的目标图形层的宽度尺寸均一性。为此，本实施例中，所述图形稀疏区I修整层104与所述图形密集区II修整层104的厚度之差为0.5nm至3nm。
需要说明的是，在实际制造过程中，根据图形稀疏区I和图形密集区II的开口120宽度尺寸的差值、以及实际工艺情况(例如：刻蚀工艺参数的设定)，可合理调节图形稀疏区I修整层104与图形密集区II修整层104的厚度之差。
在其他实施例中，根据各区域开口的宽度尺寸差异、以及实际工艺情况，所述修整层也可以仅位于所述图形稀疏区的开口侧壁上。例如：当所述图形稀疏区和图形密集区的开口尺寸差异较大时，所述修整层可以仅位于所述图形稀疏区的开口侧壁上，相应能够对后续对图形稀疏区基底的横向刻蚀量差异进行补偿。
本实施例中，形成所述修整层104的步骤包括：进行至少一次刻蚀前预处理200，在所述图形稀疏区I和图形密集区II的开口120侧壁上形成修整层104。
所述刻蚀前预处理200的步骤包括：进行等离子体预处理，在所述开口120的底部和侧壁、以及所述硬掩膜层103的顶部形成修整材料层(图未示)；去除位于所述开口120底部、以及所述硬掩膜层103顶部的修整材料层，保留位于所述开口120侧壁上的剩余所述修整材料层作为所述修整层104，且沿垂直于所述开口120侧壁的方向上，所述图形稀疏区I开口120侧壁上的剩余修整材料层厚度大于所述图形密集区II开口120侧壁上的剩余修整材料层的厚度。
具体地，向等离子体预处理的腔室内通入的反应气体包括SiCl4、CH4、CH3F或CH2F2气体，所述反应气体产生的反应产物附着在所述开口120的底部和侧壁、以及所述硬掩膜层103的顶部，形成修整材料层。
本实施例中，所述等离子体预处理的反应气体为SiCl4，所述修整层104的材料相应为含硅的氧化物层。含硅的氧化物层为半导体工艺中常用的掩膜材料(例如：氧化硅、氮氧化硅等)，有利于提高工艺兼容性、以及后续图形化工艺的工艺稳定性和工艺效果，且后续易于去除含硅的氧化物层。具体的，所述修整层104的材料为氧化硅。氧化硅为半导体工艺的常用材料，有利于提高工艺兼容性、降低工艺成本。
在其他实施例中，当所述等离子体预处理的反应气体为CH4、CH3F或CH2F2气体时，所述修整层的材料相应为含碳的聚合物。
在同样大小的区域上，所述图形密集区II硬掩膜层103的数量大于所述图形稀疏区I的硬掩膜层103的数量，因此，与所述图形稀疏区I相比，所述图形密集区II上开口120侧壁露出的硬掩膜层103的总面积更大，进行所述等离子体预处理的步骤中，在相同面积区域上的所述反应气体的量相同的情况下，与所述图形稀疏区I相比，单位面积上附着在所述图形密集区I的开口120侧壁上的反应产物的量更小，因此在所述图形密集区II的硬掩膜层103的侧壁上形成的修整材料层的厚度更小，所述图形稀疏区I修整层104的厚度相应大于所述图形密集区II修整层104的厚度。
所述等离子体预处理的气体流量不宜过小，也不宜过大。如果所述气体流量过小，容易降低反应速率，进而降低工艺制造效率；如果所述气体流量过大，容易降低工艺稳定性、增加工艺风险，而且容易导致所述图形稀疏区I修整层104的厚度过大，进而导致图形稀疏区I与所述图形密集区II的修整层104的厚度之差难以满足工艺需求。为此，本实施例中，所述等离子体预处理的反应气体为SiCl4，SiCl4气体流量为5sccm至500sccm。
同时，为保证所述等离子体预处理的等离子体密度能够满足工艺需求，本实施例中，所述等离子体预处理的源功率为100W至1000W。
此外，所述等离子体预处理的工艺压强为5mtorr至200mtorr，从而能够和等离子体预处理的气体流量、源功率等工艺参数等相配合，提高工艺制造效率、减小副作用。
本实施例中，采用等离子体刻蚀工艺，去除位于所述开口120底部、以及所述硬掩膜层103顶部的修整材料层。
等离子体刻蚀工艺具有各向异性刻蚀的特性，从而能够保证在去除位于所述开口120底部、以及所述硬掩膜层103顶部的修整材料层的同时，减小对所述硬掩膜层103侧壁上的修整材料层的消耗，使所述图形稀疏区I与所述图形密集区II的开口120侧壁上的修整层104的厚度之差能够满足工艺需求。
本实施例中，所述等离子体刻蚀工艺的刻蚀气体包括CF4、CH3F和NF3。
所述等离子体刻蚀工艺的刻蚀气体的气体流量不宜过小，也不宜过大。如果所述气体流量过小，容易降低刻蚀速率，而且容易导致位于所述开口120底部、以及所述硬掩膜层103顶部的修整材料层难以被完全去除；如果所述气体流量过大，容易增加工艺风险、降低刻蚀过程的稳定性和均匀性，而且容易对所述开口120侧壁上的修整材料层横向刻蚀，导致所述图形稀疏区I与所述图形密集区II修整层104的厚度之差难以满足工艺需求。为此，本实施例中，等离子体刻蚀工艺的刻蚀气体包括CF4、CH3F和NF3，CF4气体流量为5sccm至500sccm，CH3F气体流量为5sccm至500sccm，NF3气体流量为5sccm至500sccm。
为保证所述等离子刻蚀工艺的等离子体密度在预设范围内，本实施例中，所述等离子体刻蚀工艺的源功率为100W至1000W。
所述等离子体刻蚀工艺的偏置功率不宜过小，也不宜过大。如果所述等离子体刻蚀工艺的偏置功率过小，容易降低刻蚀过程的各向异性，进而导致所述等离子体刻蚀工艺对位于所述开口120侧壁上的修整材料层消耗过大，从而导致所述修整层104的厚度难以满足工艺需求；如果所述等离子体刻蚀工艺的偏置功率过大，容易增加等离子体刻蚀工艺对其他膜层结构产生损耗的概率。为此，本实施例中，所述等离子体刻蚀工艺的偏置功率为50W到500W。
此外，所述等离子体刻蚀工艺的工艺压强为5mtorr至200mtorr，从而能够和等离子体刻蚀工艺的气体流量、以及源功率等工艺参数等相配合，提高工艺制造效率、减小副作用。
在实际工艺中，还可以通过调整刻蚀前预处理200的次数的方式，精确控制所述图形稀疏区I和图形密集区II的修整层104的厚度之差，从而提高所述修整层104对后续各区域基底100横向刻蚀量差异的补偿效果，进一步提高后续各区域目标图形层的宽度尺寸均一性。
需要说明的是，本实施例中，通过保留位于所述图形密集区II开口120侧壁上的修整层104的方式，还能够在形成所述修整层104的步骤省去了一张光罩，有利于降低工艺成本。
还需要说明的是，在其他实施例中，所述修整层还可以仅位于所述图形稀疏区的开口侧壁上。相应地，形成所述修整层之后，还包括：去除所述图形密集区的修整层；或者，在形成所述修整层之前，形成覆盖所述图形密集区的保护层；形成所述修整层的步骤中，所述修整层仅形成于所述图形稀疏区的开口侧壁上；形成所述修整层之后，去除所述保护层。
参考图7至图9，以所述掩膜结构层110为掩膜，刻蚀所述开口120露出的部分厚度所述基底100(如图7所示)，形成凸出于剩余所述基底100的多个目标图形层(未标示)。
开口宽度越大，对所述基底的横向刻蚀越严重，所形成目标图形层的宽度越小。通过所述修整层104，减小了所述图形稀疏区I开口120的宽度，进而减小了所述图形稀疏区I与所述图形密集区II的开口120的宽度尺寸差异，因此在刻蚀所述开口120露出的部分厚度所述基底100的步骤中，所述修整层104能够补偿对图形稀疏区I与所述图形密集区II基底100的横向刻蚀量的差异，相应地，各区域的目标图形层的关键尺寸均一性得到提高。
本实施例中，刻蚀所述开口120露出的部分厚度所述基底100后，剩余所述基底100用于作为衬底107(如图8所示)，所述目标图形层为鳍部108(如图8所示)。相应地，通过所述修整层104，所述鳍部108的宽度尺寸均一性得到提高。
具体地，本实施例中，以所述掩膜结构层110为掩膜，刻蚀所述开口120露出的部分厚度所述基底100的步骤包括：
如图7所示，以所述掩膜结构层110为掩膜，刻蚀所述开口120露出的所述图形转移材料层102，剩余所述图形转移材料层102用于作为图形转移层105。
通过先将所述掩膜结构层110中的图形转移到图形转移材料层102中，形成所述图形转移层105的方式，后续能够以所述图形转移层105为掩膜刻蚀所述基底100，与直接以所述掩膜结构层为掩膜刻蚀所述基底的方案相比，所述图形转移层105为单层结构，所述图形转移层105的掩膜效果较好，有利于提高图形化工艺的工艺稳定性和工艺效果，从而提高目标图形层的图形精度，使目标图形层的形貌满足工艺需求，例如：改善线边缘粗糙度(lineedge roughness，LER)和线宽粗糙度(line width roughness，LWR)。
本实施例中，形成所述图形转移层105后，所述图形转移层105上还残留有剩余的掩膜结构层110，因此，所述形成方法还包括：形成所述图形转移层105后，去除剩余所述掩膜结构层110。
如图8所示，以所述图形转移层105为掩膜，刻蚀部分厚度的所述基底100(如图7所示)，形成凸出于剩余所述基底100的多个目标图形层。
本实施例中，所述基底100上形成有研磨停止材料层101(如图7所示)，因此，在刻蚀部分厚度的所述基底100之前，还刻蚀所述研磨停止材料层101，形成研磨停止层106。
本实施例中，采用等离子体刻蚀工艺，刻蚀所述研磨停止材料层101以及部分厚度的所述基底100。等离子体刻蚀工艺具有各向异性刻蚀的特性、以及具有较好的剖面控制性和刻蚀选择性，有利于提高图形转移精度，使所述目标图形层的剖面、形貌满足工艺需求。
本实施例中，所述等离子体刻蚀工艺采用具有方波脉冲式的偏置电压。采用方波脉冲式的偏置电压能够间歇性的为等离子体提供较高的动能，有利于提高图形化工艺的工艺效果。具体地，当偏置电压在高电平模式时，等离子体的动能较大，各向异性刻蚀能力较好，有利于提高目标图形层侧壁的陡直度，从而得到较好的目标图形层形貌；当偏置电压在低电平模式时，可以将刻蚀过程中所产生的副产物(例如：polymer)从反应腔中抽出，从而减小所述副产物对刻蚀过程的影响、提高刻蚀速率的均匀性。
需要说明的是，本实施例中，形成所述目标图形层后，所述目标图形层顶部还保留有剩余所述图形转移层105。
因此，结合参考图9，形成所述目标图形层后，还包括：去除剩余所述图形转移层105。
本实施例中，采用平坦化处理的方式去除剩余所述图形转移层105。具体地，采用化学机械研磨工艺进行所述平坦化处理。化学机械研磨工艺的成本低，工艺简单。
本实施例中，所述基底100上形成有研磨停止层106，因此，以所述研磨停止层106顶部为停止位置，研磨去除剩余所述图形转移层105，有利于提高目标图形层的高度一致性。具体地，有利于提高所述鳍部108的高度一致性。
结合参考图10，示出了图9中半导体结构的电子显微镜扫描图。由图可知，各区域的鳍部108的宽度尺寸均一性较好。
图11示出了本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：形成所述修整层的方法不同。
参考图11，形成至少位于所述图形稀疏区I的开口120a侧壁上的修整层104a，所述修整层103a与所述硬掩膜层103a构成掩膜结构层110a。
本实施例中，所述修整层104a位于所述图形稀疏区I和图形密集区II的开口120a侧壁上，且沿垂直于所述开口120a侧壁的方向上，所述图形稀疏区I修整层104a的厚度大于所述图形密集区II修整层104a的厚度。
本实施例中，形成所述修整层104a的步骤包括：对所述图形稀疏区I和图形密集区II的开口120a侧壁露出的所述硬掩膜层103a进行氧化处理300，消耗部分厚度的所述硬掩膜层103a，在剩余所述硬掩膜层103a的侧壁上形成所述修整层104a，且沿垂直于所述开口120a侧壁的方向上，所述图形稀疏区I修整层104a的厚度大于所述图形密集区II修整层103a的厚度。
对所述开口120a侧壁露出的所述硬掩膜层103a进行氧化处理300的过程中，所述硬掩膜层103a被氧化的量越多，所形成的修整层104a的厚度越大。而且，在同样大小的区域上，所述图形密集区II的硬掩膜层103a数量大于所述图形稀疏区I的硬掩膜层103a数量，因此，所述图形密集区II上开口120a侧壁露出的硬掩膜层103a总面积大于所述图形密集区II上开口120a侧壁露出的硬掩膜层103a总面积，进行所述氧化处理300的过程中，在相同面积区域上的氧化气体的量相同的情况下，与所述图形密集区II相比，单位面积上对所述图形稀疏区I的硬掩膜层103a侧壁进行氧化处理300的氧化气体的量更多，所述图形稀疏区I上的硬掩膜层103a被氧化的速率更快，因此，形成所述修整层104a后，所述图形稀疏区I修整层104a的厚度大于所述图形密集区II修整层103a的厚度。相应地，形成所述修整层104a后，减小了所述图形稀疏区I和图形密集区II的开口120a的宽度尺寸差异。
本实施例中，所述硬掩膜层103a的材料为氮化硅。相应地，所述修整层104a的材料为氮氧化硅。在其他实施例中，当所述硬掩膜层的材料为氮化硼、氮化钛或氮化钽时，所述修整层的材料相应为氮氧化硼、氮氧化钛或氮氧化钽。
本实施例中，通过对所述开口120a侧壁露出的所述硬掩膜层103a进行等离子体氧化处理的方式进行所述氧化处理300。采用等离子体氧化处理有利于精确控制所述硬掩膜层103a的消耗量，相应有利于精确控制图形稀疏区I和图形密集区II上所形成的修整层104a的厚度之差。
具体地，所述等离子体氧化处理的氧化气体包括O2、SO2、CO、CO2和COS中的一种或几种，载气包括氩气和氦气中的一种或两种。
所述等离子体氧化处理的气体流量不宜过小，也不宜过大。如果所述气体流量过小，容易降低氧化速率，进而降低工艺制造效率；如果所述气体流量过大，容易降低氧化处理300的稳定性，而且容易增加氧化处理300对其他膜层结构产生影响的概率。为此，本实施例中，所述等离子体氧化处理的步骤中，氧化气体包括O2，O2的气体流量为10sccm至500sccm，载气包括氩气和氦气，氩气的气体流量为100sccm至500sccm，氦气的气体流量为100sccm至500sccm。
相应地，为保证所述等离子体氧化处理的等离子体密度在预设范围内，所述等离子体氧化处理的源功率为100至1000W。
所述等离子体氧化处理的工艺时间不宜过短，也不宜过长。如果所述工艺时间过短，容易导致降低所述图形稀疏区I和图形密集区II的修整层104a的厚度差异的效果不明显，从而降低了所述修整层104a用于补偿后续对图形稀疏区I与图形密集区II基底100的横向刻蚀量的差异的效果；如果所述工艺时间过长，容易增加工艺风险，而且容易出现补偿过量的情况，即容易导致后续所述图形稀疏区I的目标图形层的宽度过大，这也会降低目标图形层的宽度尺寸均一性。为此，本实施例中，所述等离子体氧化处理的工艺时间为10S至600S。
此外，所述等离子体氧化处理的工艺压强为5mtorr至5000mtorr，从而能够和所述等离子体氧化处理的气体流量、源功率、工艺时间等工艺参数等相配合，在使各区域的修整层104a的厚度差满足工艺需求的同时，提高工艺制造效率、减小副作用。
在其他实施例中，也可以在形成所述修整层后，去除所述图形密集区的修整层。
后续步骤与前述实施例中的相同，在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图6，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100，所述基底100包括图形密集区II和图形稀疏区I；硬掩膜层103，分立于所述基底100上，相邻所述硬掩膜层103与所述基底100围成开口120(如图5所示)，且所述图形稀疏区I开口120的宽度大于所述图形密集区II开口120的宽度；修整层104，至少位于所述图形稀疏区I的开口120侧壁上，所述修整层104与所述硬掩膜层103构成掩膜结构层110。
后续制程还包括：以所述掩膜结构层110为掩膜，刻蚀所述开口120露出的部分厚度所述基底100，形成凸出于剩余所述基底100的多个目标图形层，开口宽度越大，对所述基底的横向刻蚀越严重，所形成目标图形层的宽度越小。通过所述修整层104，减小了所述图形稀疏区I开口120的宽度，进而减小了所述图形稀疏区I与所述图形密集区II的开口120的宽度尺寸差异，在后续刻蚀所述开口120露出的部分厚度所述基底100的步骤中，所述修整层104能够补偿对图形稀疏区I与所述图形密集区II基底100的横向刻蚀量的差异，相应地，形成凸出于剩余所述基底100的多个目标图形层后，各区域的目标图形层的关键尺寸均一性得到提高。
所述基底100用于为半导体结构的形成提供工艺平台，后续通过图形化所述基底100，在剩余基底100上形成凸起的目标图形层。
本实施例中，所述基底100包括图形密集区II和图形稀疏区I，后续形成凸出于剩余基底100的多个目标图形层后，在单位面积的剩余基底100上，图形密集区II的目标图形层数量大于图形稀疏区I的目标图形层数量。
本实施例中，所述基底100用于形成衬底以及凸出于衬底上的鳍部。
本实施例中，所述基底100的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。在又一些实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于为后续形成衬底提供工艺基础，第二半导体层用于为后续形成鳍部提供工艺基础。在其他实施例中，所述基底还可以为其他待刻蚀功能层，例如：栅极材料层。
本实施例中，所述半导体结构还包括：研磨停止材料层101，位于所述掩膜结构层110与所述基底100之间、以及所述掩膜结构层110露出的所述基底100上；图形转移材料层102，位于所述研磨停止材料层101上。
所述研磨停止材料层101用于后续形成研磨停止层。
本实施例中，所述基底100用于形成衬底以及凸出于衬底上的鳍部。后续形成所述衬底和鳍部后，通常还包括在所述鳍部露出的衬底上形成隔离材料层的步骤，所述研磨停止层用于在形成所述隔离材料层的平坦化步骤中，定义平坦化处理的停止位置，从而提高所述隔离材料层的顶部高度一致性、以及平坦化处理的工艺对所述鳍部的损耗。
所述研磨停止材料层101还用于在后续工艺制程中保护所述基底100顶部。
本实施例中，所述研磨停止材料层101的材料为氮化硅。氮化硅材料的硬度和致密度均较大，从而能够保证所述研磨停止层用于定义后续平坦化处理的停止位置的作用。
所述图形转移材料层102为需进行图形化的材料,。
后续将所述掩膜结构层110中的图形转移到所述图形转移材料层102中，形成图形转移层，从而后续能够以图形转移层为掩膜刻蚀所述基底100，为后续图形化所述基底100提供工艺基础。
而且，与后续直接以所述掩膜结构层为掩膜刻蚀所述基底的方案相比，图形转移层为单层结构，图形转移层的掩膜效果较好，因此以图形转移层为掩膜刻蚀基底100有利于提高后续图形化工艺的工艺稳定性和工艺效果，从而提高目标图形层的图形精度，例如：改善线边缘粗糙度和线宽粗糙度。
本实施例中，所述图形转移材料层102的材料为氧化硅。
所述修整层104与所述硬掩膜层103构成掩膜结构层110，所述掩膜结构层110用于作为后续图形化所述基底100的刻蚀掩膜。
本实施例中，所述掩膜结构层110用于形成衬底以及凸出于衬底上的鳍部，所述掩膜结构层110用于定义鳍部的位置和尺寸。
其中，所述硬掩膜层103用于作为后续图形化所述基底100的部分掩膜，所述硬掩膜层103还用于为所述修整层104的形成提供工艺平台。具体的，所述硬掩膜层103位于所述图形转移材料层102上。
为使所述硬掩膜层103能够在后续图形化所述基底100的步骤中起到掩膜的作用，所述硬掩膜层103的材料为与所述基底100材料具有较大的刻蚀选择比的材料。本实施例中，硬掩膜层103的材料为氮化硅。
在其他实施例中，根据所述基底的材料和实际工艺需求，所述硬掩膜层的材料还可以是其他与所述基底材料具有较大刻蚀选择比的材料。
所述硬掩膜层103分立于所述基底100上。具体地，各区域的硬掩膜层103的宽度相同，且在单位面积的所述基底100上，所述图形稀疏区I上的硬掩膜层103数量小于所述图形密集区II上的硬掩膜层103数量，图形稀疏区I上的相邻硬掩膜层103之间的间隔大于图形密集区II上的相邻硬掩膜层103之间的间隔，因此，所述图形稀疏区I开口120的宽度大于所述图形密集区II开口120的宽度。
本实施例中，所述修整层104的材料为含硅的氧化物层。含硅的氧化物层为半导体工艺中常用的掩膜材料(例如：氧化硅、氮氧化硅等)，有利于提高工艺兼容性、以及后续图形化工艺的工艺稳定性和工艺效果，且后续易于去除含硅的氧化物层。具体的，所述修整层104的材料为氧化硅。氧化硅为半导体工艺的常用材料，有利于提高工艺兼容性、降低工艺成本。
在其他实施例中，根据实际形成所述修整层的等离子体类型，所述修整层层的材料还可以为含碳的聚合物。
在另一些实施例中，所述修整层还可以通过氧化所述硬掩膜层的方式，由消耗部分厚度的所述硬掩膜层所得到。相应地，当所述修整层的材料为氮化硅时，所述修整层的材料为氮氧化硅。当所述修整层的材料为氮化硼、氮化钛或氮化钽时，所述修整层的材料相应为氮氧化硼、氮氧化钛或氮氧化钽。
本实施例中，所述修整层104位于所述图形稀疏区I和图形密集区II的开口120侧壁上，且沿垂直于所述开口120侧壁的方向上，所述图形稀疏区I修整层104的厚度大于所述图形密集区II修整层104的厚度。
本实施例中，所述图形稀疏区I和图形密集区II的开口120尺寸差异较小，后续图形化所述基底100的步骤中，图形稀疏区I和图形密集区II基底100的横向刻蚀量差异也较小，因此，所述修整层104位于所述图形稀疏区I和图形密集区II的开口120侧壁上，有利于防止所述修整层104对后续图形稀疏区I与图形密集区II基底100的横向刻蚀量差异补偿过量。
具体地，由于位于所述图形稀疏区I与所述图形密集区II修整层104的厚度不同，在后续图形化所述基底100的步骤中，所述图形稀疏区I和图形密集区II的修整层104的厚度之差用于对图形稀疏区I和图形密集区II基底100的横向刻蚀量差异进行补偿，相应也能够提高目标图形层的宽度尺寸均一性。
而且，图形稀疏区I和图形密集区II的修整层104通常在同一步骤中形成，通过使所述修整层104位于所述图形稀疏区I和图形密集区II的开口120侧壁上，在提高目标图形层的宽度尺寸均一性的同时，相应还省去了去除图形密集区II的修整层104的步骤，从而简化了工艺步骤。
所述图形稀疏区I修整层104的厚度与所述图形密集区II修整层104的厚度之差不宜过小，也不宜过大。如果所述厚度之差过小，则所述修整层104用于补偿后续对图形稀疏区I与图形密集区II基底100的横向刻蚀量差异的效果不显著；如果所述厚度之差过大，则容易出现补偿过量的情况，即容易导致后续所述图形稀疏区I的目标图形层的宽度过大，从而降低了各区域的目标图形层的宽度尺寸均一性。为此，本实施例中，所述图形稀疏区I修整层104与所述图形密集区II修整层104的厚度之差为0.5nm至3nm。
需要说明的是，在实际制造过程中，根据图形稀疏区I和图形密集区II的开口120宽度尺寸的差值、以及实际工艺情况(例如：刻蚀工艺参数的设定)，可合理调节图形稀疏区I修整层104与图形密集区II修整层104的厚度之差。
在其他实施例中，根据各区域开口的宽度尺寸差异、以及实际工艺情况，所述修整层还可以仅位于所述图形稀疏区的开口侧壁上。例如：当所述图形稀疏区和图形密集区的开口尺寸差异较大时，所述修整层可以仅位于所述图形稀疏于区的开口侧壁上，相应能够对后续对图形稀疏区基底的横向刻蚀量差异进行补偿。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括图形密集区和图形稀疏区，所述基底上形成有研磨停止材料层以及位于所述研磨停止材料层上的图形转移材料层，所述研磨停止材料层用于保护所述基底的顶部；
在所述基底上形成多个分立的硬掩膜层，相邻所述硬掩膜层与所述基底围成开口，且所述图形稀疏区开口的宽度大于所述图形密集区开口的宽度，各硬掩膜层的宽度相同；
形成至少位于所述图形稀疏区的开口侧壁上的修整层，所述修整层与所述硬掩膜层构成掩膜结构层，沿垂直于所述开口侧壁的方向上，所述图形稀疏区修整层的厚度大于所述图形密集区修整层的厚度，或者，所述修整层仅位于所述图形稀疏区的开口侧壁上；
以所述掩膜结构层为掩膜，刻蚀所述开口露出的部分厚度所述基底，形成凸出于剩余所述基底的多个目标图形层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述修整层的步骤包括：进行至少一次刻蚀前预处理，在所述图形稀疏区和图形密集区的开口侧壁上形成修整层；
所述刻蚀前预处理的步骤包括：进行等离子体预处理，在所述开口的底部和侧壁、以及所述硬掩膜层的顶部形成修整材料层；去除位于所述开口底部、以及所述硬掩膜层顶部的修整材料层，沿垂直于所述开口侧壁的方向上，所述图形稀疏区开口侧壁上的剩余修整材料层厚度大于所述图形密集区开口侧壁上的剩余修整材料层厚度。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述修整层的步骤包括：对所述图形稀疏区和图形密集区的开口侧壁露出的所述硬掩膜层进行氧化处理，在剩余所述硬掩膜层的侧壁上形成所述修整层，且沿垂直于所述开口侧壁的方向上，所述图形稀疏区修整层的厚度大于所述图形密集区修整层的厚度。
4.如权利要求2或3所述的半导体结构的形成方法，其特征在于，以所述掩膜结构层为掩膜，刻蚀所述开口露出的部分厚度所述基底之前，还包括：去除所述图形密集区的修整层。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述等离子体预处理的参数包括：
反应气体包括SiCl4、CH4、CH3F或CH2F2气体，气体流量为5sccm至500sccm，源功率为100W至1000W，工艺压强为5mtorr至200mtorr。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺，去除位于所述开口底部、以及所述硬掩膜层顶部的修整材料层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述等离子体刻蚀工艺的参数包括：刻蚀气体包括CF4、CH3F和NF3，CF4气体流量为5sccm至500sccm，CH3F气体流量为5sccm至500sccm，NF3气体流量为5sccm至500sccm，源功率为100W至1000W，偏置功率为50W到500W，工艺压强为5mtorr至200mtorr。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，通过对所述开口侧壁露出的所述硬掩膜层进行等离子体氧化处理的方式进行所述氧化处理。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述等离子体氧化处理的参数包括：氧化气体包括O2、SO2、CO、CO2和COS中的一种或几种，载气包括氩气和氦气中的一种或两种，氧化气体的气体流量为10sccm至500sccm，载气的气体流量为100sccm至500sccm，源功率为100W至1000W，工艺时间为10S至600S，工艺压强为5mtorr至5000mtorr。
10.如权利要求2或3所述的半导体结构的形成方法，其特征在于，形成所述修整层的步骤中，所述图形稀疏区修整层的厚度与所述图形密集区修整层的厚度之差为0.5nm至3nm。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，所述修整层的材料为含硅的氧化物层或含碳的聚合物。
12.如权利要求3所述的半导体结构的形成方法，其特征在于，所述修整层的材料为氮氧化硅、氮氧化硼、氮氧化钛或氮氧化钽。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，采用具有方波脉冲式的偏置电压的刻蚀工艺，刻蚀所述开口露出的部分厚度所述基底。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述开口露出的部分厚度所述基底后，剩余所述基底用于作为衬底，所述目标图形层为鳍部。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括图形密集区和图形稀疏区；
硬掩膜层，分立于所述基底上，相邻所述硬掩膜层与所述基底围成开口，且所述图形稀疏区开口的宽度大于所述图形密集区开口的宽度，硬掩膜层的宽度相同；
修整层，至少位于所述图形稀疏区的开口侧壁上，所述修整层与所述硬掩膜层构成掩膜结构层，沿垂直于所述开口侧壁的方向上，所述图形稀疏区修整层的厚度大于所述图形密集区修整层的厚度，或者，所述修整层仅位于所述图形稀疏区的开口侧壁上；
研磨停止材料层，位于所述掩膜结构层与所述基底之间、以及所述掩膜结构层露出的所述基底上；
图形转移材料层，位于所述研磨停止材料层上。
16.如权利要求15所述的半导体结构，其特征在于，所述图形稀疏区修整层的厚度与所述图形密集区修整层的厚度之差为0.5nm至3nm。
17.如权利要求15所述的半导体结构，其特征在于，所述修整层的材料为含硅的氧化物层或含碳的聚合物。
18.如权利要求15所述的半导体结构，其特征在于，所述修整层的材料为氮氧化硅、氮氧化硼、氮氧化钛或氮氧化钽。
19.如权利要求15所述的半导体结构，其特征在于，所述基底用于形成衬底以及凸出于所述衬底的鳍部。
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