JP2002134712A

JP2002134712A - フォトレジストの平坦化によりデバイス・パラメータを均質化するための方法

Info

Publication number: JP2002134712A
Application number: JP2000312224A
Authority: JP
Inventors: J Birdsley Gary; ゲイリー・ジェー・バードスレイ; X He Chon; チョン・エックス・ヘ; K Fin Cook; クック・ケイ・フィン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2000-10-12
Filing date: 2000-10-12
Publication date: 2002-05-10
Anticipated expiration: 2020-10-12
Also published as: JP3697152B2

Abstract

(57)【要約】（修正有）【課題】半導体デバイス・パラメータを均質化し、実
質的に均一なデバイス特性を達成する信頼できる半導体
デバイス製作プロセスを提供する。【解決手段】製作プロセスでは半導体基板１０上にフ
ォトレジストが配置され、基板１０の前方表面１１を覆
い、その中のトレンチ１２、１４、１６、１８を充填す
る。フォトレジストは化学機械研摩プロセスで平坦化さ
れて、基板１０全体にわたって均一な厚さを達成する。
異方性エッチング・プロセスはトレンチ１２、１４、１
６、１８内のフォトレジストを部分的に除去し、それに
よりトレンチ１２、１４、１６、１８内に凹部を作成す
る。エッチング・プロセス前はフォトレジストの厚さは
基板１０全体にわたって均一なので、異なるトレンチ１
２、１４、１６、１８内の凹部の深さは実質的に互いに
等しくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に半導体デバ
イス製作プロセスに関し、より詳細には半導体基板上で
一貫したデバイス特性を達成するためのプロセスに関す
る。

【０００２】

【従来の技術】半導体デバイスの製作は、半導体ウェハ
上のトレンチ付近にドープ領域を形成することを含む場
合が多い。たとえば、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）製作プロセスでは、半導体ウェ
ハ内に深いトレンチが形成される。その半導体ウェハ上
にドーパント含有酸化物層が付着される。この酸化物層
は、ウェハの前方表面ならびにトレンチの側壁および底
面を覆うものである。スピンオン・プロセスでは、フォ
トレジストがウェハに塗布され、ドーパント含有酸化物
層を覆い、トレンチを充填する。ドライ・エッチング・
プロセスはウェハの前方表面上のフォトレジストを除去
する。このエッチング・プロセスは、トレンチを充填す
るフォトレジストの上部部分も除去し、それによりトレ
ンチ内に凹部を作成する。この凹部はトレンチ内の側壁
の上部部分上にあるドーパント含有酸化物層を露出し、
これはその後、酸化物エッチング・プロセスで除去され
る。次にトレンチの下部部分のフォトレジストはエッチ
ングで除去される。ウェハはアニーリング・プロセスを
経る。アニーリング・プロセスで酸化物層内のドーパン
トが半導体基板内に拡散し、トレンチの下部部分に沿っ
てドープ領域を形成する。トレンチ内のドープ領域の上
部境界はウェハの前方表面から凹む。

【０００３】プロセス変動により、フォトレジストの厚
さは通常、ウェハ上で均一にはならない。ドライ・エッ
チ・プロセスは、不均質なフォトレジストの厚さをトレ
ンチ内の不均質な凹部に変換する。その結果として、ド
ープ領域の上部境界の凹部はトレンチごとに異なってし
まう。言い換えれば、異なるトレンチ内のドープ領域の
凹部深さは互いに異なるものになる。凹部深さの不均質
性は、製作したＤＲＡＭの特性、性能、信頼性に悪影響
を及ぼす可能性がある。また、これは製作プロセスの歩
留まりにも影響する可能性がある。

【０００４】したがって、半導体ダイまたは半導体ウェ
ハ全体にわたって実質的に均質化したデバイス・パラメ
ータを達成するためにトレンチ内の凹部深さを制御する
ための方法またはプロセスを備えることは有利になると
思われる。また、その方法が単純かつ信頼できるもので
あることが望ましい。そのプロセスが従来の製作プロセ
スと互換性のあるものであることはさらに有利であると
思われる。

【０００５】

【発明が解決しようとする課題】本発明の一般的な目的
は、半導体デバイス・パラメータを均質化し、実質的に
均一なデバイス特性を達成するために信頼できる半導体
デバイス製作プロセスを提供することにある。より詳細
には、本発明の一目的は、半導体ウェハのトレンチ内の
フォトレジストの凹部深さを制御し、それによりウェハ
全体にわたってトレンチ内で実質的に均一な凹部深さを
達成することにある。本発明の他の目的は、製作プロセ
スが単純かつ信頼できるもので、他の半導体デバイス製
作プロセスと互換性のあるものにすることにある。

【０００６】

【課題を解決するための手段】本発明の上記その他の目
的は、半導体ウェハ上に配置されたフォトレジストを平
坦化し、それによりウェハ上のフォトレジストの厚さを
制御することにより達成される。たとえば、本発明によ
る製作プロセスでは、そこにトレンチが形成された半導
体ウェハ上にフォトレジストが塗布される。フォトレジ
ストは、半導体ウェハの前方表面を覆い、トレンチを充
填する。配置されたフォトレジストは化学機械研摩プロ
セスで平坦化されて、ウェハ全体にわたって実質的に均
一な厚さを達成する。平坦化後、たとえば反応性イオン
・エッチングなどの異方性エッチング・プロセスは、ト
レンチ内のフォトレジストを部分的に除去し、それによ
りトレンチ内に凹部を作成する。エッチング・プロセス
前はフォトレジストの厚さはウェハ全体にわたって実質
的に均一なので、ウェハの異なるトレンチ内の凹部の深
さは実質的に互いに等しくなる。したがって、ウェハ全
体にわたって実質的に均一な凹部深さが達成される。均
一な凹部深さは、ウェハ上に製作した半導体デバイスが
一貫した特性と性能を有することを保証する際にそれを
著しく容易にするものである。

【０００７】

【発明の実施の形態】図面は必ずしも一定の縮尺で描か
れておらず、同様の機能を有する要素は図面内で同じ参
照番号を使用して示されていることにさらに留意された
い。

【０００８】図面に関連して、本発明の好ましい実施形
態について説明する。ただし、図面は概略表現にすぎ
ず、本発明の具体的なパラメータを描くためのものでは
ないことに留意されたい。また、図面は本発明の典型的
な実施形態のみを示すためのものであることにも留意さ
れたい。したがって、図面は本発明の範囲を制限するも
のと見なすべきではない。

【０００９】図１は、本発明による製作プロセスで使用
可能な半導体基板１０の断面図である。基板１０は半導
体ウェハ（図示せず）の一部分であり、その上に半導体
デバイスが製作される。基板１０上に製作された半導体
デバイスは、ディスクリート・デバイスまたは集積回路
デバイスにすることができる。一例として、半導体基板
１０はバルク・シリコン基板である。半導体基板１０は
ゲルマニウム基板、シリコン・ゲルマニウム基板、炭化
珪素基板、絶縁体上半導体（ＳＯＩ）基板などにもする
ことができる。基板１０は前方表面１１を有し、これは
基板１０の主要面ともいう。基板１０に形成されたトレ
ンチ１２、１４、１６、１８は、前方表面１１から部分
的に基板１０内に延びている。トレンチ１２、１４、１
６、１８は、ウェハ上の同じダイに含まれる場合もあれ
ば、異なるダイに含まれる場合もある。さらに、基板１
０はそこに４つのトレンチを有するものに制限されな
い。本発明によれば、基板１０は、たとえば、１つ、２
つ、３つ、５つ、６つなど、トレンチをいくつでも含む
ことができる。トレンチ１２は側壁２１と底面２２を有
し、トレンチ１４は側壁２３と底面２４を有し、トレン
チ１６は側壁２５と底面２６を有し、トレンチ１８は側
壁２７と底面２８を有する。一例として、側壁２１、２
３、２５、２７の高さは、底面２２、２４、２６、２８
それぞれの寸法より大きい。したがって、トレンチ１
２、１４、１６、１８は深いトレンチという。しかし、
これは本発明を限定するものではない。言い換えれば、
トレンチ１２、１４、１６、１８は深いトレンチに限定
されない。さらに、トレンチ１２、１４、１６、１８の
寸法は、互いに同じである場合もあれば、互いに異なる
場合もある。

【００１０】図２を参照すると、基板１０の前方表面１
１上に誘電体層３１が配置されている。一例として、誘
電体層３１は、ドーパントを含み、化学的気相付着プロ
セスで基板１０上に配置される。誘電体層３１は、酸化
物層、窒化物層などにすることができる。誘電体層３１
に含まれるドーパントは、たとえばホウ素などのＰ型ド
ーパントあるいはたとえば燐または砒素などのＮ型ドー
パントにすることができる。誘電体層３１を形成する化
学的気相付着プロセスは、トレンチ１２内の誘電体層３
２、トレンチ１４内の誘電体層３４、トレンチ１６内の
誘電体層３６、トレンチ１８内の誘電体層３８も形成す
る。図３は、製作プロセスの次の段階における基板１０
を示している。基板１０上にフォトレジスト材料が塗布
または配置され、前方表面１１上の誘電体層３１を覆う
フォトレジスト構造４１を形成する。フォトレジスト構
造４１は、基板１０内のトレンチ１２、１４、１６、１
８も充填する。一例として、基板１０上にフォトレジス
ト材料が付着され、当技術分野で既知のスピンオン・プ
ロセスでフォトレジスト構造４１を形成する。プロセス
変動により、基板１０上のフォトレジスト構造４１の厚
さは通常、基板１０上で均一にはならない。たとえば、
図３は、トレンチ１８の上に重なるフォトレジスト構造
４１の厚さがトレンチ１４の上に重なるものより大きい
ことを示している。不均質なフォトレジストの厚さの結
果、基板１０上に製作された半導体デバイスのパラメー
タおよび特性が不均一なものになる場合が多い。半導体
デバイスの特性、性能、信頼性は、このような不均質性
によって悪影響を受けることになり、製作プロセスの歩
留まりも同様である。

【００１１】不均質または不均一なデバイス・パラメー
タおよび特性を回避するため、フォトレジスト構造４１
を平坦化して、基板１０上で実質的に均一な厚さを達成
する。平坦化後、フォトレジスト構造４１は図４に示す
ような平坦面４２を有する。好ましくは、フォトレジス
ト構造４１の平坦化は、化学機械研摩プロセスを使用し
て実施される。図４に示す一実施形態では、前方表面１
１上の誘電体層３１を覆うフォトレジスト構造４１が消
耗される前に研摩が停止する。この実施形態では、研摩
後も誘電体層３１を覆うフォトレジストの薄く均一な層
が依然として存在する。代替実施形態では、前方表面１
１上の誘電体層３１を覆うフォトレジスト構造４１が実
質的に消耗され、フォトレジスト構造４１の平坦面４２
が実質的に誘電体層３１の表面と一致するまで、研摩が
続行される。この代替実施形態では、誘電体層３１が研
摩停止層として機能できるように、研摩プロセスは好ま
しくは非常に選択的なものである。たとえば、フォトレ
ジスト構造４１は、スラリとしてアルミナ（Ａｌ₂Ｏ₃）
と硝酸鉄（Ｆｅ（ＮＯ₃）₃）を含む溶液を使用する研摩
プロセスで平坦化することができる。アルミナは研摩剤
として機能し、硝酸鉄は酸化剤として機能する。このよ
うなプロセスではフォトレジスト構造４１の研摩速度
は、約２０００ナノメートル／分（ｎｍ／分）から約４
０００ｎｍ／分の間になる。フォトレジストと、たとえ
ば珪酸燐ガラス（ＰＳＧ）などの酸化物材料との研摩選
択性は通常、約２００：１より大きい。フォトレジスト
と、たとえば低圧化学的気相付着（ＬＰＣＶＤ）プロセ
スで形成される窒化珪素などの窒化珪素材料との研磨選
択性は通常、約２０００：１より大きい。したがって、
フォトレジスト構造４１下の誘電体層３１は、それが酸
化物層であるか窒化物層であるかにかかわらず、有効な
研摩停止層として機能することができる。誘電体層３１
を覆うフォトレジスト構造４１が消耗された後で続行さ
れる研摩はオーバポリッシュ（overpolish）という。研
摩選択性が高いので、オーバポリッシュの結果、誘電体
層３１の厚さがわずかに減少するが、トレンチ１２、１
４、１６、１８内に残存するフォトレジスト構造４１に
は重大な影響を及ぼさない。

【００１２】次に図５を参照すると、トレンチ１２、１
４、１６、１８の上部部分のフォトレジストを除去する
ためにフォトレジスト・エッチング・プロセスが実行さ
れ、それによりそれぞれのトレンチ１２、１４、１６、
１８内に凹部を作成する。好ましくは、フォトレジスト
は、たとえば反応性イオン・エッチング・プロセスまた
は化学ダウンストリーム・エッチング・プロセスなどの
異方性ドライ・エッチング・プロセスでエッチングされ
る。凹ませたフォトレジストは、トレンチ１２、１４、
１６、１８内でそれぞれ上面４３、４５、４７、４９を
有する。この凹部は、基板１０の前方表面１１に隣接す
るそれぞれのトレンチ１２、１４、１６、１８内で誘電
体層３２、３４、３６、３８の上部部分を露出する。基
板１０の前方表面１１と上面４３、４５、４７、４９と
の距離は、それぞれのトレンチ１２、１４、１６、１８
内のフォトレジスト凹部深さという。フォトレジスト凹
部深さは、エッチング・プロセスで使用するエッチング
液の組成およびエッチング・プロセスの持続時間によっ
て決まる。フォトレジスト構造４１はエッチング・プロ
セスの前に平坦化されるので、トレンチ１２、１４、１
６、１８内のフォトレジスト凹部深さは実質的に互いに
等しくなる。言い換えれば、フォトレジスト構造４１の
平坦化によって、基板１０全体にわたって実質的に均一
または均質なフォトレジスト凹部深さが確立される。こ
の均質なフォトレジスト凹部深さは、基板１０上に製作
された半導体デバイスのパラメータおよび特性の一貫性
および均一性を改善することになる。

【００１３】製作プロセスを続行すると、誘電体層３
２、３４、３６、３８の露出部分は、好ましくはフォト
レジスト上の誘電体材料に対して高い選択性を有するエ
ッチング・プロセスで除去される（図６）。トレンチ１
２内に残存する誘電体層３２は、トレンチ１２内のフォ
トレジスト構造４１の上面４３と実質的に一致する上面
５３を有する。同様に、トレンチ１４内の誘電体層３４
は、トレンチ１４内のフォトレジスト構造４１の上面４
５と実質的に一致する上面５５を有する。さらに、トレ
ンチ１６内の誘電体層３６は、トレンチ１６内のフォト
レジスト構造４１の上面４７と実質的に一致する上面５
７を有する。そのうえ、トレンチ１８内の誘電体層３８
は、トレンチ１８内のフォトレジスト構造４１の上面４
９と実質的に一致する上面５９を有する。したがって、
それぞれのトレンチ１２、１４、１６、１８内の誘電体
層３２、３４、３６、３８の凹部深さは実質的に互いに
等しくなる。トレンチ１２、１４、１６、１８内のフォ
トレジストは、その後、好ましくは誘電体材料上のフォ
トレジストに対して高い選択性を有するエッチング・プ
ロセスで完全に除去される（図７）。それぞれのトレン
チ１２、１４、１６、１８の対応底面２２、２４、２
６、２８に隣接する誘電体層３２、３４、３６、３８が
露出される。半導体基板１０は、たとえばアニーリング
・プロセスなどの熱プロセスを経る。この熱プロセス
中、誘電体層３２、３４、３６、３８内のドーパントは
基板１０内に拡散し、それぞれのトレンチ１２、１４、
１６、１８の下部部分の回りにドープ領域６２、６４、
６６、６８を形成する（図８）。ドープ領域６２、６
４、６６、６８は、基板１０の前方表面１１に隣接する
上部境界６３、６５、６７、６９をそれぞれ有する。前
方表面１１と、上部境界６３、６５、６７、６９との距
離は、それぞれのドープ領域６２、６４、６６、６８の
凹部深さという。任意選択のステップでは、誘電体層３
２、３４、３６、３８がエッチングで除去される。その
結果、半導体基板１０は、対応する深いトレンチ１２、
１４、１６、１８の回りにドープ領域６２、６４、６
６、６８を含む（図９）。製作プロセスは通常、半導体
基板１０上に半導体デバイスを形成するための追加のス
テップを含む。誘電体層３２、３４、３６、３８は実質
的に均一な凹部深さを有するので、それぞれのドープ領
域６２、６４、６６、６８の上部境界６３、６５、６
７、６９の凹部深さは実質的に互いに等しくなる。言い
換えれば、それぞれのトレンチ３２、３４、３６、３８
に隣接するドープ領域６２、６４、６６、６８は実質的
に均一な凹部深さを有する。

【００１４】上記の説明により、半導体基板または半導
体ウェハ全体にわたって実質的に均一な凹部深さを達成
するためにトレンチ内の凹部深さを制御するための方法
またはプロセスが提供されていることに留意されたい。
本発明によれば、均一な凹部深さは、基板上に配置され
たフォトレジスト構造を平坦化することによって達成さ
れる。好ましくは、フォトレジストの平坦化は、選択的
化学機械研摩プロセスにより実施される。フォトレジス
トの平坦化は、半導体基板全体にわたって関連の幾何学
的パラメータ、たとえば、フォトレジストの厚さ、トレ
ンチ内の凹部深さなどを均質化する。フォトレジストの
平坦化は、基板上に製作した半導体デバイスが一貫した
パラメータ、特性、性能を有することを保証する際にそ
れを著しく容易にするものである。また、本発明のフォ
トレジスト平坦化プロセスは単純かつ信頼できるもので
ある。さらに、それは、他の半導体デバイス製作プロセ
スと互換性のあるものである。

【００１５】本発明の具体的な実施形態について示し説
明してきたが、当業者には他の修正形態および改良も思
い浮かぶだろう。たとえば、本発明のフォトレジスト平
坦化プロセスは、異なるトレンチの回りのドープ領域に
ついて均一な特性を達成することに限定されるわけでは
ない。このフォトレジスト平坦化プロセスは、半導体ウ
ェハの異なる領域にある誘電体構造、たとえば、層間誘
電体構造の均一な幾何学的パラメータを達成するために
使用することもできる。

【００１６】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００１７】（１）デバイス・パラメータを均質化する
ための方法であって、基板を用意するステップと、前記
基板上にフォトレジスト構造を配置するステップと、前
記フォトレジスト構造を平坦化するステップとを含む方
法。（２）前記フォトレジスト構造を平坦化する前記ステッ
プが、化学機械研摩プロセスで前記フォトレジスト構造
を平坦化することを含む、上記（１）に記載の方法。（３）前記フォトレジスト構造を平坦化する前記ステッ
プが、スラリとしてアルミナと硝酸鉄を含む溶液を使用
して前記フォトレジスト構造を平坦化することを含む、
上記（２）に記載の方法。（４）基板を用意する前記ステップが、そこにトレンチ
が形成された前記基板を用意することを含み、フォトレ
ジスト構造を配置する前記ステップが、前記トレンチを
充填する前記フォトレジスト構造を形成することを含
む、上記（１）に記載の方法。（５）前記基板の主要面に隣接する前記トレンチの一部
分から前記フォトレジスト構造を除去することにより、
前記トレンチ内に凹部を作成するステップをさらに含
む、上記（４）に記載の方法。（６）前記トレンチ内に凹部を作成する前記ステップ
が、異方性エッチング・プロセスで前記基板の前記主要
面ならびに前記基板の前記主要面に隣接する前記トレン
チの一部分から前記フォトレジスト構造を除去すること
を含む、上記（５）に記載の方法。（７）基板を用意する前記ステップが、前記トレンチの
側壁および底面の上に誘電体層を配置するステップを含
み、前記トレンチ内に凹部を作成する前記ステップが、
前記基板の前記主要面に隣接する前記トレンチの側壁の
一部分上の前記誘電体層を露出することを含む、上記
（５）に記載の方法。（８）誘電体層を配置する前記ステップが、前記トレン
チの前記側壁および前記底面上にドーパント含有誘電体
層を付着することを含む、上記（７）に記載の方法。（９）そこに複数のトレンチが形成された基板を用意す
るステップと、前記基板上にフォトレジスト構造を配置
するステップであって、前記フォトレジスト構造が前記
複数のトレンチを充填するステップと、前記基板上に配
置された前記フォトレジスト構造を平坦化するステップ
と、前記複数のトレンチ内に凹部を作成するステップと
を含み、前記フォトレジスト構造を平坦化する前記ステ
ップが、前記複数のトレンチ内で実質的に均一な凹部深
さを確立する、製作プロセス。（１０）前記フォトレジスト構造を平坦化する前記ステ
ップが、選択的化学機械研摩プロセスで前記フォトレジ
スト構造を平坦化することを含む、上記（３）に記載の
製作プロセス。（１１）前記フォトレジスト構造を平坦化する前記ステ
ップが、前記基板の前記主要面上の前記フォトレジスト
構造を実質的に除去することを含む、上記（９）に記載
の製作プロセス。（１２）前記複数のトレンチ内に凹部を作成する前記ス
テップが、異方性エッチング・プロセスで前記基板の前
記主要面に隣接する前記複数のトレンチの一部分から前
記フォトレジスト構造を除去することを含む、上記
（９）に記載の製作プロセス。（１３）基板を用意する前記ステップが、前記基板の前
記主要面ならびに前記複数のトレンチの側壁および底面
の上に誘電体層を配置するステップを含み、前記複数の
トレンチ内に凹部を作成する前記ステップが、前記基板
の前記主要面に隣接する前記複数のトレンチの側壁の一
部分上の前記誘電体層を露出することを含む、上記
（９）に記載の製作プロセス。（１４）誘電体層を配置する前記ステップが、前記基板
上にドーパント含有誘電体材料を付着することを含む、
上記（１３）に記載の製作プロセス。（１５）前記基板の前記主要面ならびに前記主要面に隣
接する前記複数のトレンチの側壁の前記一部分の上の前
記誘電体層を除去するステップと、前記基板をアニーリ
ングして、前記ドーパント含有誘電体材料内のドーパン
トを前記複数のトレンチの前記底面に隣接する前記基板
内に拡散するステップとをさらに含む、上記（１４）に
記載の製作プロセス。（１６）トレンチ内で均一な凹部深さを達成するための
プロセスであって、基板内に複数のトレンチを形成する
ステップと、前記基板上にフォトレジスト構造を形成
し、前記複数のトレンチを充填するステップと、前記フ
ォトレジスト構造を研摩して、前記複数のトレンチ上で
前記フォトレジスト構造の実質的に均一な厚さを達成す
るステップと、前記フォトレジスト構造の一部分をエッ
チングして除去し、前記複数のトレンチ内に凹部を形成
するステップとを含み、前記複数のトレンチ上の前記フ
ォトレジスト構造の実質的に均一な厚さが、前記複数の
トレンチ内で実質的に均一な凹部深さを確立するプロセ
ス。（１７）前記フォトレジスト構造を研摩する前記ステッ
プが、前記基板の前記主要面上の前記フォトレジスト構
造を実質的に除去することを含む、上記（１６）に記載
のプロセス。（１８）基板を用意する前記ステップが、前記基板の前
記主要面ならびに前記複数のトレンチの側壁および底面
の上にドーパント含有誘電体層を配置するステップを含
み、前記フォトレジスト構造を研摩する前記ステップ
が、研摩停止層として前記基板の前記主要面上で前記ド
ーパント含有誘電体層を使用することを含み、前記フォ
トレジスト構造の一部分をエッチングして除去する前記
ステップが、前記複数のトレンチ内に凹部を作成し、前
記基板の前記主要面に隣接する前記複数のトレンチの側
壁の一部分上で前記ドーパント含有誘電体層を露出する
事を含む、上記（１６）に記載のプロセス。（１９）前記フォトレジスト構造を研摩する前記ステッ
プが、選択的化学機械研摩プロセスで前記フォトレジス
ト構造を研摩することを含む、上記（１８）に記載のプ
ロセス。（２０）前記基板の前記主要面ならびに前記主要面に隣
接する前記複数のトレンチの側壁の前記一部分の上の前
記ドーパント含有誘電体層を除去するステップと、前記
基板をアニーリングして、前記複数のトレンチ内の前記
ドーパント含有誘電体層内のドーパントを前記複数のト
レンチの前記底面に隣接する前記基板内に拡散するステ
ップとをさらに含む、上記（１８）に記載の製作プロセ
ス。

【図面の簡単な説明】

【図１】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【図２】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【図３】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【図４】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【図５】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【図６】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【図７】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【図８】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【図９】本発明による製作プロセスの様々な段階におけ
る半導体基板の断面図である。

【符号の説明】

１０半導体基板１１前方表面１２トレンチ１４トレンチ１６トレンチ１８トレンチ２１側壁２２底面２３側壁２４底面２５側壁２６底面２７側壁２８底面３１誘電体層３２誘電体層３４誘電体層３６誘電体層３８誘電体層４１フォトレジスト構造４２平坦面

───────────────────────────────────────────────────── フロントページの続き (72)発明者チョン・エックス・ヘアメリカ合衆国05452 バーモント州エセックス・ジャンクションタマラック・ドライブ 25 (72)発明者クック・ケイ・フィンアメリカ合衆国05465 バーモント州ジェリコオータム・コート 13 Ｆターム(参考） 5F043 AA40 BB30 CC16 DD16 5F083 AD15 PR03 PR40

Claims

【特許請求の範囲】

【請求項１】デバイス・パラメータを均質化するための
方法であって、基板を用意するステップと、前記基板上にフォトレジスト構造を配置するステップ
と、前記フォトレジスト構造を平坦化するステップとを含む
方法。
【請求項２】前記フォトレジスト構造を平坦化する前記
ステップが、化学機械研摩プロセスで前記フォトレジス
ト構造を平坦化することを含む、請求項１に記載の方
法。
【請求項３】前記フォトレジスト構造を平坦化する前記
ステップが、スラリとしてアルミナと硝酸鉄を含む溶液
を使用して前記フォトレジスト構造を平坦化することを
含む、請求項２に記載の方法。
【請求項４】基板を用意する前記ステップが、そこにト
レンチが形成された前記基板を用意することを含み、フォトレジスト構造を配置する前記ステップが、前記ト
レンチを充填する前記フォトレジスト構造を形成するこ
とを含む、請求項１に記載の方法。
【請求項５】前記基板の主要面に隣接する前記トレンチ
の一部分から前記フォトレジスト構造を除去することに
より、前記トレンチ内に凹部を作成するステップをさら
に含む、請求項４に記載の方法。
【請求項６】前記トレンチ内に凹部を作成する前記ステ
ップが、異方性エッチング・プロセスで前記基板の前記
主要面ならびに前記基板の前記主要面に隣接する前記ト
レンチの一部分から前記フォトレジスト構造を除去する
ことを含む、請求項５に記載の方法。
【請求項７】基板を用意する前記ステップが、前記トレ
ンチの側壁および底面の上に誘電体層を配置するステッ
プを含み、前記トレンチ内に凹部を作成する前記ステップが、前記
基板の前記主要面に隣接する前記トレンチの側壁の一部
分上の前記誘電体層を露出することを含む、請求項５に
記載の方法。
【請求項８】誘電体層を配置する前記ステップが、前記
トレンチの前記側壁および前記底面上にドーパント含有
誘電体層を付着することを含む、請求項７に記載の方
法。
【請求項９】そこに複数のトレンチが形成された基板を
用意するステップと、前記基板上にフォトレジスト構造を配置するステップで
あって、前記フォトレジスト構造が前記複数のトレンチ
を充填するステップと、前記基板上に配置された前記フォトレジスト構造を平坦
化するステップと、前記複数のトレンチ内に凹部を作成するステップとを含
み、前記フォトレジスト構造を平坦化する前記ステップが、
前記複数のトレンチ内で実質的に均一な凹部深さを確立
する、製作プロセス。
【請求項１０】前記フォトレジスト構造を平坦化する前
記ステップが、選択的化学機械研摩プロセスで前記フォ
トレジスト構造を平坦化することを含む、請求項３に記
載の製作プロセス。
【請求項１１】前記フォトレジスト構造を平坦化する前
記ステップが、前記基板の前記主要面上の前記フォトレ
ジスト構造を実質的に除去することを含む、請求項９に
記載の製作プロセス。
【請求項１２】前記複数のトレンチ内に凹部を作成する
前記ステップが、異方性エッチング・プロセスで前記基
板の前記主要面に隣接する前記複数のトレンチの一部分
から前記フォトレジスト構造を除去することを含む、請
求項９に記載の製作プロセス。
【請求項１３】基板を用意する前記ステップが、前記基
板の前記主要面ならびに前記複数のトレンチの側壁およ
び底面の上に誘電体層を配置するステップを含み、前記複数のトレンチ内に凹部を作成する前記ステップ
が、前記基板の前記主要面に隣接する前記複数のトレン
チの側壁の一部分上の前記誘電体層を露出することを含
む、請求項９に記載の製作プロセス。
【請求項１４】誘電体層を配置する前記ステップが、前
記基板上にドーパント含有誘電体材料を付着することを
含む、請求項１３に記載の製作プロセス。
【請求項１５】前記基板の前記主要面ならびに前記主要
面に隣接する前記複数のトレンチの側壁の前記一部分の
上の前記誘電体層を除去するステップと、前記基板をアニーリングして、前記ドーパント含有誘電
体材料内のドーパントを前記複数のトレンチの前記底面
に隣接する前記基板内に拡散するステップとをさらに含
む、請求項１４に記載の製作プロセス。
【請求項１６】トレンチ内で均一な凹部深さを達成する
ためのプロセスであって、基板内に複数のトレンチを形成するステップと、前記基板上にフォトレジスト構造を形成し、前記複数の
トレンチを充填するステップと、前記フォトレジスト構造を研摩して、前記複数のトレン
チ上で前記フォトレジスト構造の実質的に均一な厚さを
達成するステップと、前記フォトレジスト構造の一部分をエッチングして除去
し、前記複数のトレンチ内に凹部を形成するステップと
を含み、前記複数のトレンチ上の前記フォトレジスト構造の実質
的に均一な厚さが、前記複数のトレンチ内で実質的に均
一な凹部深さを確立するプロセス。
【請求項１７】前記フォトレジスト構造を研摩する前記
ステップが、前記基板の前記主要面上の前記フォトレジ
スト構造を実質的に除去することを含む、請求項１６に
記載のプロセス。
【請求項１８】基板を用意する前記ステップが、前記基
板の前記主要面ならびに前記複数のトレンチの側壁およ
び底面の上にドーパント含有誘電体層を配置するステッ
プを含み、前記フォトレジスト構造を研摩する前記ステップが、研
摩停止層として前記基板の前記主要面上で前記ドーパン
ト含有誘電体層を使用することを含み、前記フォトレジスト構造の一部分をエッチングして除去
する前記ステップが、前記複数のトレンチ内に凹部を作
成し、前記基板の前記主要面に隣接する前記複数のトレ
ンチの側壁の一部分上で前記ドーパント含有誘電体層を
露出する事を含む、請求項１６に記載のプロセス。
【請求項１９】前記フォトレジスト構造を研摩する前記
ステップが、選択的化学機械研摩プロセスで前記フォト
レジスト構造を研摩することを含む、請求項１８に記載
のプロセス。
【請求項２０】前記基板の前記主要面ならびに前記主要
面に隣接する前記複数のトレンチの側壁の前記一部分の
上の前記ドーパント含有誘電体層を除去するステップ
と、前記基板をアニーリングして、前記複数のトレンチ内の
前記ドーパント含有誘電体層内のドーパントを前記複数
のトレンチの前記底面に隣接する前記基板内に拡散する
ステップとをさらに含む、請求項１８に記載の製作プロ
セス。