JPH10214817A - 濠エッチバック用の傾斜付き誘電体エッチング工程 - Google Patents
濠エッチバック用の傾斜付き誘電体エッチング工程Info
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- JPH10214817A JPH10214817A JP10049944A JP4994498A JPH10214817A JP H10214817 A JPH10214817 A JP H10214817A JP 10049944 A JP10049944 A JP 10049944A JP 4994498 A JP4994498 A JP 4994498A JP H10214817 A JPH10214817 A JP H10214817A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】
【課題】集積回路(IC)のデバイスを浅溝分離(ST
I)により小型にする際に、構造の平面を均一にし、化
学的機械的な研磨時間を短縮する方法を与える。 【解決手段】STIにおいて濠エッチバックに用いる傾
斜付き誘電体エッチング工程を開示する。分離溝(1
4)をエッチし、充てんした後、構造を平面化する工程
にこの発明を用いる。まず、逆濠パターンなどのパター
ン(40)を溝充てん材料(16)の上に形成する。次
にパターン(40)を用いて溝充てん材料(16)をエ
ッチする。等方性エッチングを行って、濃密領域内のパ
ターン(40)だけを除去する。前記等方性エッチング
の前に、および/または後に、等方性エッチングと異方
性エッチングを組み合わせて行い、過剰の溝充てん材料
(16)を除去する。このようにしてCMPの前に大量
の過剰の溝充てん材料(18)を除去した後、CMPを
行う。
I)により小型にする際に、構造の平面を均一にし、化
学的機械的な研磨時間を短縮する方法を与える。 【解決手段】STIにおいて濠エッチバックに用いる傾
斜付き誘電体エッチング工程を開示する。分離溝(1
4)をエッチし、充てんした後、構造を平面化する工程
にこの発明を用いる。まず、逆濠パターンなどのパター
ン(40)を溝充てん材料(16)の上に形成する。次
にパターン(40)を用いて溝充てん材料(16)をエ
ッチする。等方性エッチングを行って、濃密領域内のパ
ターン(40)だけを除去する。前記等方性エッチング
の前に、および/または後に、等方性エッチングと異方
性エッチングを組み合わせて行い、過剰の溝充てん材料
(16)を除去する。このようにしてCMPの前に大量
の過剰の溝充てん材料(18)を除去した後、CMPを
行う。
Description
【0001】
【発明の属する技術分野】この発明は一般に半導体処理
に関し、より特定すると、平面化工程に関して用いる誘
電体エッチング工程に関する。
に関し、より特定すると、平面化工程に関して用いる誘
電体エッチング工程に関する。
【0002】
【従来の技術】浅溝分離(STI)は集積回路(IC)
上のデバイスの間を分離する主要な技術である。デバイ
スの大きさはサブミクロン程度に小さくなり、更に小さ
くなる傾向が続いている。これに従ってこれらのデバイ
スの間の分離構造も小さくする必要がある。メーカはこ
の分離要件を満たすものとしてSTIに注目している。
図1に示すように、STIは、半導体層10の中の活動
化領域12(すなわち、後の工程で活動化デバイスを形
成する領域)の間に、同じ深さで種々の幅を有する溝1
4をエッチする。通常は、溝のエッチングのためのハー
ドマスクとCMPエッチング停止として、窒化物層Nを
用いる。次に、一般に二酸化珪素などの誘電材料16で
溝14を充てんする。この溝充てん工程中に、デバイス
の活動化領域12の上にかなりの量の誘電材料18がか
ぶさる。これを図1に示す。次にこの過剰の誘電材料1
8を、一般に化学的機械的な研磨(CMP)平面化ステ
ップを用いて除去し、活動化領域12の上の窒化物層で
停止させ、溝14の中に誘電材料16が残るようにす
る。
上のデバイスの間を分離する主要な技術である。デバイ
スの大きさはサブミクロン程度に小さくなり、更に小さ
くなる傾向が続いている。これに従ってこれらのデバイ
スの間の分離構造も小さくする必要がある。メーカはこ
の分離要件を満たすものとしてSTIに注目している。
図1に示すように、STIは、半導体層10の中の活動
化領域12(すなわち、後の工程で活動化デバイスを形
成する領域)の間に、同じ深さで種々の幅を有する溝1
4をエッチする。通常は、溝のエッチングのためのハー
ドマスクとCMPエッチング停止として、窒化物層Nを
用いる。次に、一般に二酸化珪素などの誘電材料16で
溝14を充てんする。この溝充てん工程中に、デバイス
の活動化領域12の上にかなりの量の誘電材料18がか
ぶさる。これを図1に示す。次にこの過剰の誘電材料1
8を、一般に化学的機械的な研磨(CMP)平面化ステ
ップを用いて除去し、活動化領域12の上の窒化物層で
停止させ、溝14の中に誘電材料16が残るようにす
る。
【0003】過剰の誘電材料18を除去する際にいくつ
かの心配がある。CMP工程の性質上、過剰の誘電材料
18の除去率はデバイスの大きさと部分的なパターン密
度に依存する。除去率にこのような変動があるため、分
離された濠(moat)機能の下のシリコンを損傷した
り、または大きい/濃密な濠機能の上の酸化物の除去が
不完全になったりすることがある(注:濠とは、図1の
窒化物停止層の下の領域をいう)。パターン密度の影響
と研磨の不均一のために、製品内のフィールド酸化物の
厚さが不均一になる。フィールド酸化物の不均一さを最
小にするためにいくつかの方法が用いられている。例え
ば、窒化物の被覆層を用いて広いフィールド領域がへこ
まないようにしたり、CMPの前にパターン化されたエ
ッチバックを用いて、除去する材料の量を減らしたりす
る。
かの心配がある。CMP工程の性質上、過剰の誘電材料
18の除去率はデバイスの大きさと部分的なパターン密
度に依存する。除去率にこのような変動があるため、分
離された濠(moat)機能の下のシリコンを損傷した
り、または大きい/濃密な濠機能の上の酸化物の除去が
不完全になったりすることがある(注:濠とは、図1の
窒化物停止層の下の領域をいう)。パターン密度の影響
と研磨の不均一のために、製品内のフィールド酸化物の
厚さが不均一になる。フィールド酸化物の不均一さを最
小にするためにいくつかの方法が用いられている。例え
ば、窒化物の被覆層を用いて広いフィールド領域がへこ
まないようにしたり、CMPの前にパターン化されたエ
ッチバックを用いて、除去する材料の量を減らしたりす
る。
【0004】
【発明が解決しようとする課題】図3に示すように、従
来の方法の1つは2つの等角誘電体層24と28の間に
エッチング停止層26を設ける。次に、十分な幅のくぼ
みを覆うように2層のレジストマスク30を形成する。
マスク30は寸法の小さな逆トーンの活動化領域マスク
であって、マスクがくぼみ領域の側壁にかからず、十分
な幅のくぼみの中にだけ存在するようにする。次に、マ
スク30と、エッチング停止用のエッチング停止層26
を用いて、上部の等角酸化物層28をエッチする。図4
に示すように、エッチングの後、くぼみ領域の側壁の上
に誘電材料32がいくらか残る。次にレジストマスク3
0を除去した後、CMPを行って構造を平面化する。よ
り広いくぼみ領域が充てんされるので、平面化の均一性
は良くなる。しかし、この方法はエッチング停止層と第
2等角誘電体層を余分に堆積させるので一層複雑にな
る。またCMP時間を一層短縮することが望ましい。
来の方法の1つは2つの等角誘電体層24と28の間に
エッチング停止層26を設ける。次に、十分な幅のくぼ
みを覆うように2層のレジストマスク30を形成する。
マスク30は寸法の小さな逆トーンの活動化領域マスク
であって、マスクがくぼみ領域の側壁にかからず、十分
な幅のくぼみの中にだけ存在するようにする。次に、マ
スク30と、エッチング停止用のエッチング停止層26
を用いて、上部の等角酸化物層28をエッチする。図4
に示すように、エッチングの後、くぼみ領域の側壁の上
に誘電材料32がいくらか残る。次にレジストマスク3
0を除去した後、CMPを行って構造を平面化する。よ
り広いくぼみ領域が充てんされるので、平面化の均一性
は良くなる。しかし、この方法はエッチング停止層と第
2等角誘電体層を余分に堆積させるので一層複雑にな
る。またCMP時間を一層短縮することが望ましい。
【0005】
【課題を解決するための手段】この発明は、STI応用
においてCMPの前に用いる傾斜付き誘電体エッチング
工程である。分離溝をエッチし、充てんした後、工程中
にこの発明を用いて、研磨する材料の量を減らし、構造
を部分的に平面化する。まず、逆濠パターンなどのパタ
ーンを溝充てん材料の上に形成する。次にこのパターン
を用いて、溝充てん材料をエッチする。エッチング薬品
および条件を調整して溝充てん材料とマスク材料を共に
エッチすると、より等方性のあるエッチングにより、溝
エッチングハードマスクの上の過剰の充てん材料は除去
するが、溝の中には全てのまたは大部分の溝充てん材料
を残すことができる。このようにしてCMPの前に大量
の過剰の溝充てん材料を除去した後、CMPを行う。
においてCMPの前に用いる傾斜付き誘電体エッチング
工程である。分離溝をエッチし、充てんした後、工程中
にこの発明を用いて、研磨する材料の量を減らし、構造
を部分的に平面化する。まず、逆濠パターンなどのパタ
ーンを溝充てん材料の上に形成する。次にこのパターン
を用いて、溝充てん材料をエッチする。エッチング薬品
および条件を調整して溝充てん材料とマスク材料を共に
エッチすると、より等方性のあるエッチングにより、溝
エッチングハードマスクの上の過剰の充てん材料は除去
するが、溝の中には全てのまたは大部分の溝充てん材料
を残すことができる。このようにしてCMPの前に大量
の過剰の溝充てん材料を除去した後、CMPを行う。
【0006】この発明の利点は、均一性の高いSTIを
提供することである。この発明の別の利点は、CMP時
間が少なくて済むSTI工程を提供することである。こ
れらの利点は、図面と共にこの明細書を参照すれば当業
者に明らかになる。
提供することである。この発明の別の利点は、CMP時
間が少なくて済むSTI工程を提供することである。こ
れらの利点は、図面と共にこの明細書を参照すれば当業
者に明らかになる。
【0007】
【発明の実施の形態】この発明を、浅溝分離(STI)
と、特にSTIにおける濠エッチバック/CMP工程に
関して説明する。しかし当業者が理解するように、この
発明は一般にCMP平面化が望ましい場合および下部表
面の「へこみ」が問題になる場合に適用することができ
る。
と、特にSTIにおける濠エッチバック/CMP工程に
関して説明する。しかし当業者が理解するように、この
発明は一般にCMP平面化が望ましい場合および下部表
面の「へこみ」が問題になる場合に適用することができ
る。
【0008】デバイスの寸法がサブミクロン領域まで小
さくなるに従って、ICの電気的に活動化されたデバイ
スを相互に分離するのにSTI分離法が用いられるよう
になった。ICは一般に、最小のデバイス幅と分離空間
を有するデバイスを配置する濃密領域と、大きなデバイ
スおよび/または大きな分離空間を配置する分離領域を
有する。STIの形成では、半導体本体内の分離が望ま
しい部分に均一の深さ(例えば4500A)の浅い溝を
エッチする。次に溝を一般に二酸化珪素などの誘電材料
で充てんする。図1に示すように、溝充てん材料16を
堆積させると、濃密領域18と分離領域の形状に相違が
生じる。従って溝充てん材料16を堆積させた後で、構
造を平面化する必要がある。この発明が特に適用される
のは、STI形成の一連の平面化工程である。
さくなるに従って、ICの電気的に活動化されたデバイ
スを相互に分離するのにSTI分離法が用いられるよう
になった。ICは一般に、最小のデバイス幅と分離空間
を有するデバイスを配置する濃密領域と、大きなデバイ
スおよび/または大きな分離空間を配置する分離領域を
有する。STIの形成では、半導体本体内の分離が望ま
しい部分に均一の深さ(例えば4500A)の浅い溝を
エッチする。次に溝を一般に二酸化珪素などの誘電材料
で充てんする。図1に示すように、溝充てん材料16を
堆積させると、濃密領域18と分離領域の形状に相違が
生じる。従って溝充てん材料16を堆積させた後で、構
造を平面化する必要がある。この発明が特に適用される
のは、STI形成の一連の平面化工程である。
【0009】この発明の図1の構造を平面化する方法
を、図5−図8を参照して以下に説明する。図5に示す
ように、逆濠パターンなどのパターン40を構造の表面
上に形成する。このパターンの機能は、「低い」領域1
4を保護し、「高い」領域18の材料を除去することで
ある。重要なことは、溝の隅も保護することと、溝充て
ん材料16の隅の部分は実質的にエッチしないことであ
る。逆濠パターン40を図5に示す。逆濠パターン40
はレジストなどの耐エッチング材料から成る。逆濠パタ
ーンは、溝14をエッチするのに用いたパターンの単な
る逆パターンである(すなわち、前に溝エッチングのた
めにパターンで露出した構造の領域を今度は覆い、前に
溝エッチングのためにパターンで覆った構造の領域を今
度は露出する)。
を、図5−図8を参照して以下に説明する。図5に示す
ように、逆濠パターンなどのパターン40を構造の表面
上に形成する。このパターンの機能は、「低い」領域1
4を保護し、「高い」領域18の材料を除去することで
ある。重要なことは、溝の隅も保護することと、溝充て
ん材料16の隅の部分は実質的にエッチしないことであ
る。逆濠パターン40を図5に示す。逆濠パターン40
はレジストなどの耐エッチング材料から成る。逆濠パタ
ーンは、溝14をエッチするのに用いたパターンの単な
る逆パターンである(すなわち、前に溝エッチングのた
めにパターンで露出した構造の領域を今度は覆い、前に
溝エッチングのためにパターンで覆った構造の領域を今
度は露出する)。
【0010】逆濠パターン40を用いて構造をエッチす
る。図6−図8は3段階のエッチングの結果を示す。エ
ッチング工程を最適化すれば、2段階のエッチング、ま
たは1段階の等方エッチングだけにすることができる。
最適化された2段階エッチングの2つの例を後で説明す
る。第1の異方性エッチングの結果を図6に示す。また
はここで等方性エッチングを行ってもよい。逆濠パター
ン40により露出した部分の溝充てん材料16は部分的
に除去される。適当なエッチング薬品とエッチング工程
は、この明細書を参照すれば当業者に明らかであり、溝
充てん材料16として用いる材料の種類に依存する。第
1異方性エッチングのエッチング工程を表Iの段階1に
示す。
る。図6−図8は3段階のエッチングの結果を示す。エ
ッチング工程を最適化すれば、2段階のエッチング、ま
たは1段階の等方エッチングだけにすることができる。
最適化された2段階エッチングの2つの例を後で説明す
る。第1の異方性エッチングの結果を図6に示す。また
はここで等方性エッチングを行ってもよい。逆濠パター
ン40により露出した部分の溝充てん材料16は部分的
に除去される。適当なエッチング薬品とエッチング工程
は、この明細書を参照すれば当業者に明らかであり、溝
充てん材料16として用いる材料の種類に依存する。第
1異方性エッチングのエッチング工程を表Iの段階1に
示す。
【0011】
【表1】
【0012】第1異方性エッチングは、所定の深さの材
料16を除去するようタイミングを選択した定時エッチ
ングである。表Iの例では、エッチングの継続時間は2
0秒程度である。エッチング薬品はArとCF4とCH
F3を含む。好ましくは、材料16は窒化物42に達す
るほどは除去しない。後の等方性エッチング中に溝領域
内にまでエッチすることを避けるために、十分な充てん
材料16を窒化物の上に残さなければならない。
料16を除去するようタイミングを選択した定時エッチ
ングである。表Iの例では、エッチングの継続時間は2
0秒程度である。エッチング薬品はArとCF4とCH
F3を含む。好ましくは、材料16は窒化物42に達す
るほどは除去しない。後の等方性エッチング中に溝領域
内にまでエッチすることを避けるために、十分な充てん
材料16を窒化物の上に残さなければならない。
【0013】次に、溝充てん材料16に等方性エッチン
グを行う。その結果を図7に示す。これにより、溝充て
ん材料16の過剰の材料18の多くの部分がCMPの前
に除去される。CMPにより除去する必要のある濃密領
域の上の溝充てん材料はわずかである。したがってCM
Pによる平面化を、少ない研磨時間と高い均一性で行う
ことができる。エッチング工程の一例を表Iの段階2に
示す。表Iの段階2に示す等方性エッチングは、継続時
間が30秒程度の定時エッチングであり、ArとCF4
とCHF3とO2から成るエッチング薬品を用いる。他
の適当なエッチングは当業者に明らかである。好ましく
はこの等方性エッチングは、全ての過剰の材料18を除
去したときに、または分離領域の上のレジストを全て除
去したため大きな溝14の中までエッチするようなこと
のない程度の量の過剰の材料18を除去したときに、停
止するように設計された定時エッチングである。
グを行う。その結果を図7に示す。これにより、溝充て
ん材料16の過剰の材料18の多くの部分がCMPの前
に除去される。CMPにより除去する必要のある濃密領
域の上の溝充てん材料はわずかである。したがってCM
Pによる平面化を、少ない研磨時間と高い均一性で行う
ことができる。エッチング工程の一例を表Iの段階2に
示す。表Iの段階2に示す等方性エッチングは、継続時
間が30秒程度の定時エッチングであり、ArとCF4
とCHF3とO2から成るエッチング薬品を用いる。他
の適当なエッチングは当業者に明らかである。好ましく
はこの等方性エッチングは、全ての過剰の材料18を除
去したときに、または分離領域の上のレジストを全て除
去したため大きな溝14の中までエッチするようなこと
のない程度の量の過剰の材料18を除去したときに、停
止するように設計された定時エッチングである。
【0014】最後に、全ての過剰の材料18が除去され
なかった場合は、第2の異方性エッチングを行う。この
段階を必要としないのが好ましい。図8に示すように、
活動化領域12の上の窒化物層42が露出するまで、余
分な溝充てん材料16を除去する。エッチング法の一例
を表Iの段階3に示す。表Iに示す第2異方性エッチン
グの継続時間は87秒程度であり、第1異方性エッチン
グと同じエッチング薬品を用いる。他の適当なエッチン
グは当業者に明らかである。実際上、3つのエッチング
(第1異方性エッチングと、等方性エッチングと、第2
異方性エッチング)はクラスタツール内で、またはむし
ろ同じ室内で行うよう設計すると良い。第2異方性エッ
チングを行った後、残ったレジストを全て除去し、CM
Pを行って構造を平面化する。適当なCMP工程は当業
者に明らかである。
なかった場合は、第2の異方性エッチングを行う。この
段階を必要としないのが好ましい。図8に示すように、
活動化領域12の上の窒化物層42が露出するまで、余
分な溝充てん材料16を除去する。エッチング法の一例
を表Iの段階3に示す。表Iに示す第2異方性エッチン
グの継続時間は87秒程度であり、第1異方性エッチン
グと同じエッチング薬品を用いる。他の適当なエッチン
グは当業者に明らかである。実際上、3つのエッチング
(第1異方性エッチングと、等方性エッチングと、第2
異方性エッチング)はクラスタツール内で、またはむし
ろ同じ室内で行うよう設計すると良い。第2異方性エッ
チングを行った後、残ったレジストを全て除去し、CM
Pを行って構造を平面化する。適当なCMP工程は当業
者に明らかである。
【0015】表IIは、直径200mmのウエーハ用の
最適化された2段階エッチングを示す。上に述べたよう
に、工程の複雑さを減らすには上に述べた3段階エッチ
ングより2段階エッチングの方が好ましい。
最適化された2段階エッチングを示す。上に述べたよう
に、工程の複雑さを減らすには上に述べた3段階エッチ
ングより2段階エッチングの方が好ましい。
【0016】
【表2】 第1エッチングは異方性エッチングで、上に述べた第1
異方性エッチングと同じ機能である。第2エッチングは
等方性である。エッチングは、前の実施の形態に比べて
より多くの過剰の材料18が除去されるよう最適化され
ており、第3の異方性エッチングは必要ない。
異方性エッチングと同じ機能である。第2エッチングは
等方性である。エッチングは、前の実施の形態に比べて
より多くの過剰の材料18が除去されるよう最適化され
ており、第3の異方性エッチングは必要ない。
【0017】表IIIは、直径150mmのウエーハ用
に最適化された同様な2段階エッチングを示す。
に最適化された同様な2段階エッチングを示す。
【表3】
【0018】上の表は特定の工程の薬品と条件を示す
が、これは単なる例である。他のエッチング薬品と工程
条件は当業者に明らかである。例えば、他の酸化物プラ
ズマエッチング薬品(例えば、他の不活性ガスを加えた
または加えないC2F6および02)や、誘導的に結合
したプラズマツールなどのツール、である。上の例で重
要なことは、等方性エッチング段階の水平方向のエッチ
ング率を高めるためにO2を増やすことである。
が、これは単なる例である。他のエッチング薬品と工程
条件は当業者に明らかである。例えば、他の酸化物プラ
ズマエッチング薬品(例えば、他の不活性ガスを加えた
または加えないC2F6および02)や、誘導的に結合
したプラズマツールなどのツール、である。上の例で重
要なことは、等方性エッチング段階の水平方向のエッチ
ング率を高めるためにO2を増やすことである。
【0019】図9Aは、逆濠パターンと異方性エッチン
グだけを用いた後の、ICの濃密領域の断面図である。
これと対照的に、図9Bは、異方性と等方性のエッチバ
ックを含むこの発明の実施の形態を用いたICの濃密領
域の断面図である。両図とも、CMP平面化を行う前の
デバイスの図である。図9Aと図9Bから分かるよう
に、等方性エッチバックを追加すると、溝14の上の大
量の溝充てん材料16が除去される。図10Aと図10
Bは、それぞれ異方性だけと、異方性/等方性エッチバ
ックの組合わせを用いた、ICの分離領域の断面図であ
る。
グだけを用いた後の、ICの濃密領域の断面図である。
これと対照的に、図9Bは、異方性と等方性のエッチバ
ックを含むこの発明の実施の形態を用いたICの濃密領
域の断面図である。両図とも、CMP平面化を行う前の
デバイスの図である。図9Aと図9Bから分かるよう
に、等方性エッチバックを追加すると、溝14の上の大
量の溝充てん材料16が除去される。図10Aと図10
Bは、それぞれ異方性だけと、異方性/等方性エッチバ
ックの組合わせを用いた、ICの分離領域の断面図であ
る。
【0020】図11Aは、逆濠パターンと異方性エッチ
ングだけのICの濃密領域と分離領域の上面図である。
これとは対照的に、図11Bは、異方性と等方性のエッ
チバックを含むこの発明の実施の形熊を用いたICの濃
密領域と分離領域の上面図である。両図とも、CMP平
面化を行う前のデバイスの図である。明らかに、図11
BはCMP平面化において除去すべき材料が少ないこと
を示すので、研磨に必要な時間は少なくなる。
ングだけのICの濃密領域と分離領域の上面図である。
これとは対照的に、図11Bは、異方性と等方性のエッ
チバックを含むこの発明の実施の形熊を用いたICの濃
密領域と分離領域の上面図である。両図とも、CMP平
面化を行う前のデバイスの図である。明らかに、図11
BはCMP平面化において除去すべき材料が少ないこと
を示すので、研磨に必要な時間は少なくなる。
【0021】この発明について例示の実施の形態を参照
して説明したが、この説明は制限的な意味に解釈しては
ならない。例示の実施の形態の種々の変更や組合わせ
や、この発明の他の実施の形態は、この説明を参照すれ
ば当業者に明らかである。したがって、特許請求の範囲
はこれらの修正や実施の形熊を全て含むものとする。
して説明したが、この説明は制限的な意味に解釈しては
ならない。例示の実施の形態の種々の変更や組合わせ
や、この発明の他の実施の形態は、この説明を参照すれ
ば当業者に明らかである。したがって、特許請求の範囲
はこれらの修正や実施の形熊を全て含むものとする。
【0022】以上の説明に関して更に以下の項を開示す
る。 (1) 充てん材料を堆積させた後で、濃密領域と分離
領域を有する構造を平面化する方法であって、前記分離
領域と前記濃密領域の選択された部分とを覆うパターン
を前記充てん材料の上に形成し、前記パターンと前記充
てん材料を等方的にエッチする、ステップを含む、構造
を平面化する方法。
る。 (1) 充てん材料を堆積させた後で、濃密領域と分離
領域を有する構造を平面化する方法であって、前記分離
領域と前記濃密領域の選択された部分とを覆うパターン
を前記充てん材料の上に形成し、前記パターンと前記充
てん材料を等方的にエッチする、ステップを含む、構造
を平面化する方法。
【0023】(2) 前記充てん材料を等方的にエッチ
する前記ステップの後で、前記充てん材料に異方性エッ
チングを行うステップを更に含む、第1項記載の構造を
平面化する方法。 (3) 前記異方性エッチングステップは、前に前記パ
ターンにより露出された前記濃密領域の部分の上の前記
充てん材料を全て除去する、第2項記載の構造を平面化
する方法。 (4) 前記等方性エッチングステップの後で、前記構
造を化学的機械的に研磨するステップを更に含む、第1
項記載の構造を平面化する方法。
する前記ステップの後で、前記充てん材料に異方性エッ
チングを行うステップを更に含む、第1項記載の構造を
平面化する方法。 (3) 前記異方性エッチングステップは、前に前記パ
ターンにより露出された前記濃密領域の部分の上の前記
充てん材料を全て除去する、第2項記載の構造を平面化
する方法。 (4) 前記等方性エッチングステップの後で、前記構
造を化学的機械的に研磨するステップを更に含む、第1
項記載の構造を平面化する方法。
【0024】(5) 前記パターンはレジストを含む、
第1項記載の構造を平面化する方法。 (6) 前記パターンは逆濠パターンを含む、第1項記
載の構造を平面化する方法。 (7) 前記等方性エッチングステップの前に、前記充
てん材料に異方性エッチングを行うステップを更に含
む、第1項記載の構造を平面化する方法。
第1項記載の構造を平面化する方法。 (6) 前記パターンは逆濠パターンを含む、第1項記
載の構造を平面化する方法。 (7) 前記等方性エッチングステップの前に、前記充
てん材料に異方性エッチングを行うステップを更に含
む、第1項記載の構造を平面化する方法。
【0025】(8) 前記異方性エッチングは、前記パ
ターンにより露出された充てん材料を完全には除去しな
い、第7項記載の構造を平面化する方法。 (9) 前記等方性エッチングステップは、前に前記パ
ターンにより露出された前記濃密領域の部分の上の前記
充てん材料を全て除去する、第1項記載の構造を平面化
する方法。 (10) 前記等方性エッチングステップは、前記濃密
領域内にはあるが前記分離領域内にはない前記パターン
を除去するまで続く、第1項記載の構造を平面化する方
法。
ターンにより露出された充てん材料を完全には除去しな
い、第7項記載の構造を平面化する方法。 (9) 前記等方性エッチングステップは、前に前記パ
ターンにより露出された前記濃密領域の部分の上の前記
充てん材料を全て除去する、第1項記載の構造を平面化
する方法。 (10) 前記等方性エッチングステップは、前記濃密
領域内にはあるが前記分離領域内にはない前記パターン
を除去するまで続く、第1項記載の構造を平面化する方
法。
【0026】(11) 分離溝を形成する方法であっ
て、半導体本体内の、狭い間隔の溝を有する濃密領域と
広い溝を有する分離領域を形成する、複数の溝をエッチ
ングし、前記濃密領域内の前記溝を過剰に充てんする溝
充てん材料を前記半導体本体の上に堆積し、前記溝充て
ん材料の上に逆濠マスクを形成し、前記逆濠パターンと
前記溝充てん材料を等方的にエッチして、前記濃密領域
の上の前記パターンは除去するが前記分離領域の上の前
記パターンは除去せず、前記溝充てん材料を化学的機械
的に研磨する、ステップを含む、分離溝を形成する方
法。
て、半導体本体内の、狭い間隔の溝を有する濃密領域と
広い溝を有する分離領域を形成する、複数の溝をエッチ
ングし、前記濃密領域内の前記溝を過剰に充てんする溝
充てん材料を前記半導体本体の上に堆積し、前記溝充て
ん材料の上に逆濠マスクを形成し、前記逆濠パターンと
前記溝充てん材料を等方的にエッチして、前記濃密領域
の上の前記パターンは除去するが前記分離領域の上の前
記パターンは除去せず、前記溝充てん材料を化学的機械
的に研磨する、ステップを含む、分離溝を形成する方
法。
【0027】(12) 前記半導体本体はその上に窒化
物層を形成した活動化された領域を含み、また前記等方
的エッチングステップは前記窒化物層が露出するまで前
記溝充てん材料を除去する、第11項記載の分離溝を形
成する方法。 (13) 前記等方性エッチングステップの前に、まず
前記溝充てん材料をエッチするステップを更に含む、第
11項記載の分離溝を形成する方法。 (14) 前記まずエッチするステップは異方性エッチ
ングを含む、第13項記載の分離溝を形成する方法。
物層を形成した活動化された領域を含み、また前記等方
的エッチングステップは前記窒化物層が露出するまで前
記溝充てん材料を除去する、第11項記載の分離溝を形
成する方法。 (13) 前記等方性エッチングステップの前に、まず
前記溝充てん材料をエッチするステップを更に含む、第
11項記載の分離溝を形成する方法。 (14) 前記まずエッチするステップは異方性エッチ
ングを含む、第13項記載の分離溝を形成する方法。
【0028】(15) 前記溝充てん材料の前記第1エ
ッチングステップは等方性エッチングを含む、第13項
記載の分離溝を形成する方法。 (16) 前記等方性エッチングの後で前記溝充てん材
料に異方性エッチングを行うステップを更に含む、第1
1項記載の分離溝を形成する方法。
ッチングステップは等方性エッチングを含む、第13項
記載の分離溝を形成する方法。 (16) 前記等方性エッチングの後で前記溝充てん材
料に異方性エッチングを行うステップを更に含む、第1
1項記載の分離溝を形成する方法。
【0029】(17) STIにおいて濠エッチバック
に用いる傾斜付き誘電体エッチング工程を開示する。分
離溝(14)をエッチし、充てんした後、構造を平面化
する工程にこの発明を用いる。まず、逆濠パターンなど
のパターン(40)を溝充てん材料(16)の上に形成
する。次にパターン(40)を用いて溝充てん材料(1
6)をエッチする。等方性エッチングを行って、濃密領
域内のパターン(40)だけを除去する。前記等方性エ
ッチングの前に、および/または後に、等方性エッチン
グと異方性エッチングを組み合わせて行い、過剰の溝充
てん材料(16)を除去する。このようにしてCMPの
前に大量の過剰の溝充てん材料(18)を除去した後、
CMPを行う。
に用いる傾斜付き誘電体エッチング工程を開示する。分
離溝(14)をエッチし、充てんした後、構造を平面化
する工程にこの発明を用いる。まず、逆濠パターンなど
のパターン(40)を溝充てん材料(16)の上に形成
する。次にパターン(40)を用いて溝充てん材料(1
6)をエッチする。等方性エッチングを行って、濃密領
域内のパターン(40)だけを除去する。前記等方性エ
ッチングの前に、および/または後に、等方性エッチン
グと異方性エッチングを組み合わせて行い、過剰の溝充
てん材料(16)を除去する。このようにしてCMPの
前に大量の過剰の溝充てん材料(18)を除去した後、
CMPを行う。
【図1】ICの濃密領域の上の過剰の材料を示す、従来
の溝充てん工程の断面図。
の溝充てん工程の断面図。
【図2】平面化の後の「へこみ」の問題を示す、従来の
溝充てん工程の断面図。
溝充てん工程の断面図。
【図3】エッチング停止層および寸法の小さい逆濠パタ
ーンを用いる、エッチングの前の別の従来の溝充てん工
程の断面図。
ーンを用いる、エッチングの前の別の従来の溝充てん工
程の断面図。
【図4】エッチング停止層および寸法の小さい逆濠パタ
ーンを用いる、エッチングの後の別の従来の溝充てん工
程の断面図。
ーンを用いる、エッチングの後の別の従来の溝充てん工
程の断面図。
【図5】溝充てん工程の或る段階における半導体構造の
断面図。
断面図。
【図6】溝充てん工程の或る段階における半導体構造の
断面図。
断面図。
【図7】溝充てん工程の或る段階における半導体構造の
断面図。
断面図。
【図8】溝充てん工程の或る段階における半導体構造の
断面図。
断面図。
【図9】Aは異方性エッチングだけを行った後の半導体
構造の濃密領域の断面図。Bは異方性/等方性エッチン
グの組合わせを行った後の半導体構造の濃密領域の断面
図。
構造の濃密領域の断面図。Bは異方性/等方性エッチン
グの組合わせを行った後の半導体構造の濃密領域の断面
図。
【図10】Aは異方性エッチングだけを行った後の半導
体構造の分離領域の断面図。Bは異方性/等方性エッチ
ングの組合わせを行った後の半導体構造の分離領域の断
面図。
体構造の分離領域の断面図。Bは異方性/等方性エッチ
ングの組合わせを行った後の半導体構造の分離領域の断
面図。
【図11】Aは異方性エッチングだけを行った後の半導
体構造の上面図。Bは異方性/等方性エッチングの組合
わせを行った後の半導体構造の上面図。別に指示のない
限り、異なる図面の対応する番号および記号は対応する
部分を示す。
体構造の上面図。Bは異方性/等方性エッチングの組合
わせを行った後の半導体構造の上面図。別に指示のない
限り、異なる図面の対応する番号および記号は対応する
部分を示す。
10 半導体層 12 活動化領域 14 分離溝 16 溝充てん用誘電材料 18 過剰の溝充てん用誘電材料 40 逆濠パターン
Claims (1)
- 【請求項1】充てん材料を堆積させた後で、濃密領域と
分離領域を有する構造を平面化する方法であって、 前記分離領域と前記濃密領域の選択された部分とを覆う
パターンを前記充てん材料の上に形成し、 前記パターンと前記充てん材料を等方的にエッチする、
ステップを含む、構造を平面化する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US3672597P | 1997-01-24 | 1997-01-24 | |
US036725 | 1997-01-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10214817A true JPH10214817A (ja) | 1998-08-11 |
Family
ID=21890272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10049944A Pending JPH10214817A (ja) | 1997-01-24 | 1998-01-26 | 濠エッチバック用の傾斜付き誘電体エッチング工程 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0855739A1 (ja) |
JP (1) | JPH10214817A (ja) |
KR (1) | KR19980070827A (ja) |
TW (1) | TW389981B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100325604B1 (ko) * | 1999-05-13 | 2002-02-25 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
JP2004153276A (ja) * | 2002-10-29 | 2004-05-27 | Silicon Storage Technology Inc | 半導体ダイの平坦化方法 |
KR100470724B1 (ko) * | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치의 제조에서 필링막 형성 방법 및 이를 이용한트랜치 소자 분리 방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100871769B1 (ko) * | 2007-05-18 | 2008-12-05 | 주식회사 동부하이텍 | 이미지 센서의 제조 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
EP0424608B1 (en) * | 1989-10-25 | 1993-12-01 | International Business Machines Corporation | Forming wide dielectric filled isolation trenches in semiconductors |
-
1998
- 1998-01-23 EP EP98300488A patent/EP0855739A1/en not_active Withdrawn
- 1998-01-24 KR KR1019980002232A patent/KR19980070827A/ko not_active Application Discontinuation
- 1998-01-26 JP JP10049944A patent/JPH10214817A/ja active Pending
- 1998-03-02 TW TW087100896A patent/TW389981B/zh not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100325604B1 (ko) * | 1999-05-13 | 2002-02-25 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
KR100470724B1 (ko) * | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치의 제조에서 필링막 형성 방법 및 이를 이용한트랜치 소자 분리 방법 |
JP2004153276A (ja) * | 2002-10-29 | 2004-05-27 | Silicon Storage Technology Inc | 半導体ダイの平坦化方法 |
JP4573515B2 (ja) * | 2002-10-29 | 2010-11-04 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 半導体ダイの平坦化方法 |
Also Published As
Publication number | Publication date |
---|---|
TW389981B (en) | 2000-05-11 |
KR19980070827A (ko) | 1998-10-26 |
EP0855739A1 (en) | 1998-07-29 |
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