KR100443322B1 - 반도체 장치의 제조 방법 - Google Patents

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KR100443322B1
KR100443322B1 KR10-2001-0058527A KR20010058527A KR100443322B1 KR 100443322 B1 KR100443322 B1 KR 100443322B1 KR 20010058527 A KR20010058527 A KR 20010058527A KR 100443322 B1 KR100443322 B1 KR 100443322B1
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명의 목적은 평탄화 처리에 있어서의 질화막의 줄어듬을 억제하여, 질화막 주변의 과도한 연마를 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판(2)상에 질화막(3)을 형성하는 공정과, 상기 질화막을 패터닝하여 상기 패터닝된 질화막을 마스크로 해서 상기 반도체 기판을 에칭하여 트렌치(5)를 형성하는 공정과, 상기 트렌치를 메우고, 또한 상기 질화막 위를 덮어 산화막(4)을 퇴적시키는 공정과, 상기 산화막 위에 레지스트막(6)을 패터닝하는 공정과, 상기 질화막 위의 상기 산화막을 에칭하는 공정과, 상기 산화막에 대하여 평탄화 처리를 행하는 공정으로 이루어지고, 상기 산화막을 에칭하는 공정에 있어서, 상기 질화막상에 상기 산화막을 잔존시킨다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 분리 산화막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에서는, 반도체 기판상에 마련하는 각 기능부의 기생 용량 등의 영향을 피하기 위해서, 통상 각 기능부 사이에 분리 산화막을 마련하고 있다. 이 분리 산화막으로서는, 반도체 기판을 가열 산화하여 형성하는 LOCOS(local oxidation of silicon)나, 이방성 에칭으로 홈을 형성하여 산화막을 매립한 트렌치 분리 등이 있다. 특히, 섈로우 트렌치(shallow trench)(STI) 분리가 이용되고 있다.
이 샐로우 트렌치(STI) 분리의 형성후, 섈로우 트렌치 위에 분리 산화막을 균일하게 퇴적시키면, 산화막에는 고저차가 발생한다. 이 고저차를 해소시켜 산화막이 높이를 거의 동일하게 하기 위해서, 통상 평탄화 처리가 행해진다. 그러나, 평탄화 처리에서는, 처리하는 면내에 거의 균일하게 처리되는 경향이 있기 때문에, 고저차가 큰 경우에는 그 해소가 곤란했다. 그 결과, 평탄화 처리전에 미리 비교적 산화막이 높은 부분의 분리 산화막을 제거하여 고저차를 적게 하는 산화막 에칭(프리에칭: Pre-Etch)이 일반적으로 행해지고 있다. 이 산화막 에칭은, 예컨대 도 22의 (d)의 단면도에 도시하는 바와 같이, 질화막이 노출할 때까지 산화막을 에칭하고 있다. 그 후, 레지스트막을 제거하여 평면화 처리를 행함으로써, 고저차를 해소시키고 있었다.
한편, 일본 특허 공개 평성 제 11-312730 호 공보에서는, 셀 영역의 질화 실리콘막상의 분리 매립 산화막을, 적어도 질화막의 상면과 동일한 높이까지 에칭하고 있다. 이 때, 주변 회로 영역의 질화막상의 분리 산화막을 남기는 경우가 있다.
또한, 일본 특허 공개 평성 제 11-145090 호 공보에서는, 미리 연마 스토퍼층을 마련해 두고, 최초의 연마를 이 스토퍼층에 의해 정지시켜, 다음 연마에 의해 스토퍼층만을 연마하는 2단계의 연마 공정을 실행하는 반도체 장치의 제조 방법이 기재되어 있다.
그러나, 상기한 바와 같이 질화막 위까지 에칭을 실행하는 산화막 에칭에서는, 노출한 질화막에 평탄화 처리에 의한 연마가 가해져 질화막의 막 얇아짐이 발생하고 있었다. 또한, 이 산화막 에칭이 가해진 프리에칭 부분은 다른 산화막보다 낮게 되어, 그 후의 평탄화 처리에 있어서, 도 23의 (d)의 확대도에 도시하는 바와 같이, 프리에칭부 주변의 분리 산화막이 트렌치 단부에서 급격히 떨어지는 현상이 발생하고 있었다.
또한, 일본 특허 공개 평성 제 11-312730 호 공보에 기재된 반도체 장치의 제조 방법에서는, 질화막상의 산화막과 트렌치상의 산화막의 높이를 동일하게 하고 있기 때문에, 질화막상의 산화막의 두께가 얇으면, 평탄화 처리에 있어서의 질화막 주변의 과도한 연마가 발생하는 경우가 있다.
또한, 일본 특허 공개 평성 제 11-145090 호 공보에 기재된 반도체 장치의 제조 방법에서는, 평탄화 처리에 대응하여 스토퍼층을 마련해 두는 것이 필요해진다. 그러나, 이러한 스토퍼층을 마련하는 것은 여분의 공정을 필요로 한다. 또한, 평탄화 처리전의 산화막 에칭에서는, 스토퍼층까지의 에칭을 실행할 필요가 있기 때문에, 에칭에서의 조정을 행할 수 없다.
따라서, 본 발명의 목적은, 평탄화 처리에 있어서의 질화막의 줄어듬을 억제하여, 질화막 주변의 과도한 연마를 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 공정 (a) 내지 (d)를 설명하는 단면도,
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 공정 (a) 내지 (c)를 설명하는 단면도,
도 3의 (a)는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에 있어서의 산화막 에칭후의 단면도이고, (b)는 평탄화 처리후의 단면도,
도 4의 (a)는 종래의 반도체 장치의 제조 방법에 있어서의 산화막 에칭후의 단면도이고, (b)는 평탄화 처리후의 단면도,
도 5의 (a)는 종래의 반도체 장치의 제조 방법에 있어서의 산화막 에칭후의 단면도이고, (b)는 평탄화 처리후의 단면도,
도 6의 (a)는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 일례에 있어서의 산화막 에칭후의 단면도이고, (b)는 평탄화 처리후의 단면도,
도 7의 (a)는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 다른 예에 있어서의 산화막 에칭후의 단면도이고, (b)는 평탄화 처리후의 단면도,
도 8의 (a) 및 (b)는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의또다른 예에 있어서, 복수 개소에서 잔존시키는 산화막의 두께를 조정하는 산화막 에칭후의 단면도이고, (c)는 평탄화 처리후의 단면도,
도 9의 (a)는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법에 있어서 산화막을 퇴적시킨 웨이퍼의 단면도이고, (b)는 종래의 반도체 장치의 제조 방법에 있어서 산화막을 퇴적시킨 웨이퍼의 단면도,
도 10의 (a)는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법에 있어서의 산화막 에칭후의 단면도이고, (b)는 평탄화 처리후의 단면도,
도 11의 (a)는 종래의 반도체 장치의 제조 방법에 있어서의 산화막 에칭후의 단면도이고, (b)는 평탄화 처리후의 단면도,
도 12는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법에 있어서, 고립된 질화막상의 산화막을 에칭한 후의 단면도,
도 13은 도 12의 후에 행해지는 평탄화 처리후의 단면도,
도 14는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법에 있어서, 복수의 질화막이 밀집하여 존재하는 개소의 산화막을 에칭한 후의 단면도,
도 15는 도 14의 후에 행해지는 평탄화 처리후의 단면도,
도 16은 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법에 있어서, 국소적으로 오버 연마로부터 보호하는 개소에서의 산화막 에칭후의 단면도,
도 17은 도 16의 후에 행해지는 평탄화 처리후의 단면도,
도 18은 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법에 있어서, 국소적으로 오버 연마를 행하는 개소에서의 산화막 에칭후의 단면도,
도 19는 도 18의 후에 행해지는 평탄화 처리후의 단면도,
도 20의 (a)는 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법에 있어서의 산화막 에칭후의 단면도이고, (b)는 제 1 평탄화 처리후의 단면도이며, (c)는 제 2 평탄화 처리후의 단면도,
도 21의 (a)는 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법의 다른 예에 있어서의 산화막 에칭후의 단면도이고, (b)는 제 1 평탄화 처리후의 단면도이며, (c)는 제 2 평탄화 처리후의 단면도,
도 22는 종래의 반도체 장치의 제조 방법에 있어서의 공정을 설명하는 단면도,
도 23은 종래의 반도체 장치의 제조 방법에 있어서의 공정을 설명하는 단면도.
도면의 주요 부분에 대한 부호의 설명
2 : 반도체 기판 3 : 질화막
4 : 산화막 5 : 트렌치
6 : 레지스트막
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 트렌치를 형성하여, 해당 트렌치를 메우고, 또한 상기 반도체 기판의 표면을 덮어 산화막을 퇴적시켜 산화막을 잔존시키도록 산화막 에칭을 행한 후, 평탄화 처리를 적어도 한 번 실행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 질화막을 형성하는 공정과, 상기 질화막을 패터닝하여 상기 패터닝된 질화막을 마스크로 해서 상기 반도체 기판을 에칭하여 트렌치를 형성하는 공정과, 상기 트렌치를 메우고, 또한 상기 질화막 위를 덮어 산화막을 퇴적시키는 공정과, 상기 산화막 위에 레지스트막을 패터닝하는 공정과, 상기 질화막 위의 상기 산화막을 에칭하는 공정과, 상기 산화막에 대하여 평탄화 처리를 하는 공정을 포함하되, 상기 산화막을 에칭하는 공정에 있어서, 상기 질화막 위에 산화막을 잔존시키는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 산화막을 퇴적시키는 공정에 있어서, 상기 산화막을 에칭하는 공정에서 잔존시키는 산화막의 두께에 대응하여 퇴적시키는 두께를 조정해서 산화막을 퇴적시키는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 산화막을 퇴적시키는 공정에 있어서, 상기 질화막을 포함한 주변부에 있어서의 상기 질화막과 상기 트렌치상의 산화막의 면적비에 대응하여 퇴적시키는 두께를 조정해서 상기 산화막을 퇴적시키는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 산화막을 에칭하는 공정에 있어서, 상기 질화막을 포함한 주변부에 있어서의 상기 질화막과 상기 트렌치상의 산화막의 면적비에 대응하여, 상기 질화막 위에 잔존시키는 두께를 조정해서 상기 산화막의 에칭을 실행하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 산화막을 퇴적시키는 공정에 있어서, 상기 반도체 기판을 포함하는 웨이퍼의 중심축으로부터의 거리에 의해서 퇴적시키는 두께를 조정하여 산화막을 퇴적시키는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 산화막을 에칭하는 공정에 있어서, 상기 반도체 기판을 포함하는 웨이퍼의 중심축으로부터의 거리에 의해서 에칭 깊이를 조정하여, 상기 산화막의 에칭을 실행하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조방법으로서, 상기 산화막을 에칭하는 공정에 있어서, 상기 트렌치의 단부로부터 떨어진 개소에서 에칭을 실행하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 에칭을 실행하는 개소를, 상기 질화막을 포함한 주변부에 있어서의 상기 질화막과 상기 트렌치상의 산화막의 면적비에 대응하여 정하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 평탄화 처리를 행하는 공정에 있어서, 복수회의 평탄화 처리를 행하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 복수회의 평탄화 처리는 연마 특성이 상이한 평탄화 처리의 조합으로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 제조 방법으로서, 상기 복수회의 평탄화 처리의 각 공정 사이에 있어서, 상기 질화막 위에 잔존하고 있는 상기 산화막의 막 두께를 측정하여, 다음에 실행하는 평탄화 처리의 연마량을 정하는 것을 특징으로 한다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예)
본 발명의 실시예에 대해서 이하에 첨부 도면을 참조하여 설명한다. 본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 평탄화 처리전에 실행하는 산화막 에칭에 있어서, 기판상에 마련한 질화막 위에 잔존시키는 두께를 조정하여 산화막의 에칭을 행하고 있다. 구체적으로는, 이 반도체 장치의 제조 방법에서는 질화막상에 소정 두께의 산화막을 잔존시키고 있다. 이것에 의해서 산화막 에칭을 행한 주변부에서 과도한 연마가 발생하는 것을 막고, 또한 질화막의 줄어듬을 방지하고 있다. 또한, 잔존시키는 두께에 대응하여 퇴적시키는 두께를 조정해서 산화막을 퇴적시켜, 산화막 에칭후의 산화막의 고저차를 작게 할 수 있다. 또한, 질화막을 포함한 주변부에 있어서의 질화막과 트렌치상의 산화막의 면적비에 대응하여 퇴적시키는 두께를 조정해서 산화막을 퇴적시키고, 또한 소정 개소에 대해서 잔존시키는 두께를 조정하여 산화막 에칭을 행하고 있다. 이것에 의해서, 오버 연마를 가하는 개소를 선택하고, 또한 오버 연마를 가하고 싶지 않은 부분을 보호할 수 있다. 또한, 웨이퍼의 중심으로부터의 거리에 의해서 퇴적시키는 두께를 조정하여 산화막을 퇴적시켜, 웨이퍼상의 위치에 따라서 에칭 레이트가 다른 경우를 보상하여, 산화막 에칭후의 산화막의 고저차를 억제할 수 있다. 또한, 트렌치 단부로부터 소정 거리만큼 떨어진 개소에서 산화막 에칭을 행하여, 평탄화 처리에 있어서, 질화막의 배치의 상태에 따라서 서로 다른 연마 특성에 대응하여 오버 연마의 유무를 조정할 수 있다. 또한, 연마 특성이 다른 복수의 평탄화 처리를 행하여, 높은 평탄성을 얻고, 또한 질화막으로의 과도한 연마를 억제할 수 있다.
(실시예 1)
본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에서는, 평탄화 처리전에 실행하는 산화막 에칭에 있어서, 기판상에 마련한 질화막 위에 잔존시키는 두께를 조정하여 산화막의 에칭을 행하고 있다. 구체적으로는, 이 반도체 장치의 제조 방법에서는 질화막상에 소정 두께의 산화막을 잔존시키고 있다. 이 반도체 장치의 제조 방법을 구성하는 각 공정은,
(a) 반도체 기판상에 질화막을 형성하는 공정과,
(b) 질화막을 패터닝하여 상기 패터닝된 질화막을 마스크로 해서, 트렌치를 형성하도록 반도체 기판을 에칭하는 공정과,
(c) 트렌치를 메워 질화막 위를 덮도록 산화막을 퇴적시키는 공정과,
(d) 산화막 위에 레지스트막을 패터닝하는 공정과,
(e) 질화막 위의 산화막을 에칭(프리에칭)하는 공정과,
(f) 산화막에 대하여 평탄화 처리를 하는 공정
으로 이루어진다. 또한, 이 산화막을 에칭하는 공정에 있어서, 에칭 깊이를 조정하여 에칭을 실행한다. 이것에 의해서, 평탄화 처리 동안에 질화막을 노출시키지 않기 때문에, 질화막에 평탄화 처리가 미치는 것을 방지하여 그 줄어듬을 방지하고 있다. 또한, 프리에칭에 의한 산화막의 제거를 완화함으로써, 평탄화 처리시에 그 주변이 필요 이상으로 연마되는 것을 억제하고 있다.
더 구체적으로는, 이 반도체 장치의 제조 방법은, 도 1 및 도 2에 도시하는 바와 같이, 다음 각 공정으로 이루어진다.
(1) 우선, 반도체 기판(2)상에 질화막(3)을 퇴적시킨다(도 1의 (a)).
(2) 다음에, 질화막(3)을 포토리소그래피 처리에 의해 패터닝하여, 패터닝한 질화막(3)을 마스크로 해서 반도체 기판(2)을 에칭하여 트렌치(5)를 형성한다(도 1의 (b)).
(3) 이어서, 고밀도 플라즈마 CVD(HDP CVD : High Density Plasma CVD)에 의해서 산화막(4)을 트렌치(5)에 퇴적시키고, 또한 질화막(3)을 피복한다(도 1의 (c)).
(4) 또한, 레지스트막(6)을 형성하여, 포토리소그래피 처리에 의해 패터닝해서, 레지스트막(6)을 마스크로 하여 질화막(3)상의 산화막(4)을 소정 깊이까지 프리에칭한다(도 1의 (d)).
(5) 그 후, 레지스트막(6)을 제거한다(도 2의 (a)).
(6) 다음에, 산화막(4)에 대하여 화학적 기계 연마법에 의한 평탄화 처리를 실행한다(도 2의 (b)).
(7) 이어서, 산화막(4)을 습식 에칭으로 일부 제거하고, 또한 질화막(3)을 습식 에칭으로 제거한다. 또한, 산화막(4)의 일부를 습식 에칭으로 제거한다(도 2의 (c)).
여기서, 반도체 기판(2)은, 예컨대 실리콘 기판을 이용할 수 있다. 또한, 질화막(3)은 실리콘 질화막, 산화막(4)은 실리콘 산화막을 이용할 수 있다. 이 질화막(3), 산화막(4)의 성막 방법은 상기 고밀도 플라즈마 CVD에 한정되지 않고, 어떠한 방법을 이용하더라도 무방하다.
또한, 평탄화 처리로서는, 상기 화학적 기계 연마법(CMP : Chemical Mechanical Polishing)을 이용할 수 있다. 또한, 여러 연마 특성을 갖는 화학적 기계 연마법을 이용할 수 있다.
(실시예 2)
본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에서는, 산화막을 퇴적시키는 공정에 있어서, 산화막 에칭의 공정에서의 질화막상에 잔존하는 산화막의 두께에 따라 미리 퇴적시키는 두께를 조정하여 산화막을 퇴적시키고 있다. 이것에 의해서, 퇴적시키는 산화막의 두께의 편차와, 산화막 에칭에서의 에칭 깊이의 편차를 고려하여 미리 산화막을 퇴적시킴으로써, 질화막상에 잔존시키는 산화막의 두께를 확보할 수 있다.
이 반도체 장치의 제조 방법에서는, 실시예 1에 따른 반도체 장치의 제조 방법과 비교하면, 도 3의 단면도에 도시하는 바와 같이, 산화막 에칭후에 트렌치(5)상의 산화막(4)의 높이와 질화막(3)상의 산화막(4)이 높이를 거의 동일한 높이로 되도록(도 3의 (b)), 산화막(4)을 퇴적시키는 공정에 있어서, 미리 퇴적시키는 두께를 조정하여 산화막(4)을 퇴적시키고 있다(도 3의 (a)). 구체적으로는, 산화막 에칭으로 에칭이 질화막까지 미치지 않도록 마진을 확보하기 위해서, 미리 퇴적시키는 두께를 조정하여 산화막을 퇴적시키고 있다. 예컨대, 고밀도 플라즈마 CVD의 편차가 30㎚, 산화막 에칭의 편차가 30㎚ 존재하는 경우에, 산화막 에칭후에, 질화막상에 잔존시키는 산화막을 적어도 30㎚의 두께를 확보하고자 하는 경우를 생각할수 있다. 이 경우에는, 산화막 에칭이 질화막에 미치지 않도록 하여, 산화막을 적어도 30㎚의 두께로 잔존시키기 위해서는, 질화막상에 퇴적시키는 두께의 중심값을 90㎚로 설정하여 산화막을 퇴적시킬 필요가 있다. 이것에 의해서 산화막 에칭으로 에칭이 질화막까지 미치지 않도록 마진을 확보할 수 있다.
한편, 예컨대, 도 4의 (a)의 단면도에 도시하는 바와 같이, 퇴적시키는 산화막이 얇으면, 트렌치상의 산화막(4)의 높이에 비하여, 질화막(3)상에 잔존시킨 산화막(4)이 높아져 버린다. 질화막상의 산화막이 너무 높으면, 평탄화 처리후, 도 4의 (b)에 도시하는 바와 같이, 트렌치상의 산화막(4)이 여분으로 연마되어 버린다. 또한, 도 5의 (a)에 도시하는 바와 같이, 퇴적시키는 산화막이 지나치게 두꺼우면, 트렌치(5)상의 산화막(4)의 높이에 비하여, 질화막(3)상에 잔존시킨 산화막(4)이 낮아져 버린다. 질화막(3)상의 산화막(4)이 너무 낮으면, 질화막(3)까지 과도하게 연마되어 버린다. 이것에 반하여, 본 반도체 장치의 제조 방법에서는, 산화막 에칭후에 잔존하는 두께를 고려하여, 미리 산화막의 퇴적 두께를 조정함으로써, 산화막 에칭후의 산화막의 평탄성을 얻을 수 있다.
(실시예 3)
본 발명의 실시예 3에 따른 반도체 장치의 제조 방법에서는, 산화막을 에칭하는 공정에서 잔존시키는 산화막의 두께에 대응하여, 퇴적시키는 두께를 조정해서 미리 산화막을 퇴적시키고 있다. 즉, 메모리 셀부를 오버 연마하는 경우에는 얇게 퇴적시키고, 또한 오버 연마시키지 않는 주변 회로부는 에칭으로 두껍게 잔존시키고 있다. 한편, 주변 회로부를 오버 연마하는 경우에는, 두껍게 퇴적시키고, 또한 에칭으로 질화막상에 얇게 잔존시키고 있다. 이와 같이, 산화막을 에칭하는 공정에서 잔존시키는 산화막의 두께에 대응하여, 퇴적시키는 두께를 조정해서 미리 산화막을 퇴적시킴으로써, 오버 연마를 행하는 장소와 오버 연마로부터 보호하는 장소를 적절히 조정할 수 있다.
구체적으로는, 이 반도체 장치의 제조 방법에서는, 메모리 셀에 오버 연마를 가하고자 하는 경우에, 산화막을 퇴적시키는 공정에 있어서 산화막을 얇게 퇴적시키는 한편(도 6의 (a)), 산화막 에칭의 공정에 있어서 주변 회로의 질화막상에 산화막을 두껍게 잔존시키고 있다(도 6의 (b)). 이것에 의해서 메모리 셀부에서는 오버 연마를 행하는 한편, 주변 회로부에서는 여분으로 잔존시킨 산화막에 의해서 질화막을 보호할 수 있다. 이와 같이, 이 실시예에서는, 산화막의 퇴적 두께를 조정하고, 또한 산화막 에칭으로 잔존시키는 산화막의 두께를 조정하고 있다. 이것에 의해서, 소정 개소의 오버 연마를 행하는 경우에 그 이외의 장소를 오버 연마로부터 보호할 수 있다.
마찬가지로, 질화막상에 잔존시킨 산화막에 대하여 오버 연마를 가하는 경우에는, 미리 산화막을 두껍게 퇴적시켜 두는 한편(도 7의 (a)), 산화막 에칭으로 질화막상에 산화막을 얇게 잔존시키고 있다(도 7의 (b)). 이것에 의해서, 질화막까지 오버 연마하고, 또한 메모리 셀부를 보호할 수 있다. 또한, 복수 개소에서 산화막 에칭으로 잔존시키는 산화막의 두께를 각각 조정함으로써(도 8의 (a), (b)), 오버 연마를 가하는지 여부를 조정할 수 있다(도 8의 (c)). 이 경우, 잔존시키는산화막의 두께를 조정할 때마다 레지스트막(6)의 패터닝을 행하더라도 무방하다(도 8의 (a), (b)).
(실시예 4)
본 발명의 실시예 4에 따른 반도체 장치의 제조 방법에서는, 산화막을 퇴적시키는 공정에 있어서, 반도체 기판을 포함하는 웨이퍼의 중심축으로부터의 거리에 의해서 퇴적시키는 두께를 조정하여 산화막을 퇴적시키고 있다. 즉, 웨이퍼의 중심 부근에서는 산화막을 비교적 두껍게 퇴적시켜 두고, 주변부에서는 산화막을 비교적 얇게 퇴적시켜 둔다. 이것에 의해서, 웨이퍼상의 중심으로부터의 거리에 의해서, 에칭후에 잔존하는 산화막의 두께에 발생하는 불균일성을 보상할 수 있다.
구체적으로는, 이 반도체 장치의 제조 방법에서는, 도 9의 (a)에 도시하는 바와 같이, 웨이퍼의 중심 부근에서는 산화막(4)을 비교적 두껍게 퇴적시켜 두고, 주변부에서는 산화막(4)을 비교적 얇게 퇴적시켜 둔다. 일반적으로 소정의 정도의 크기의 웨이퍼상에 퇴적시킨 산화막은 도 9의 (b)에 도시한 바와 같은 단면 형상을 갖고 있고, 이것에 산화막 에칭을 실행하면, 통상 웨이퍼 중앙부에서는 에칭 레이트가 크고, 주변 부분에서는 에칭 레이트가 작게 된다. 이 때문에, 평탄화 처리전에 실행하는 산화막 에칭에 의해서, 도 11의 (a)에 도시하는 바와 같이 웨이퍼 중앙부의 질화막상에 있는 산화막(4)은 얇아지는 한편, 주변부에서는 도 11의 (b)에 도시하는 바와 같이 두껍게 되어, 산화막(4)은 웨이퍼 전체로서 고저차가 발생해 버린다. 그래서, 본 반도체 장치의 제조 방법에서는, 도 9의 (b)에 도시하는 바와같이, 웨이퍼의 중심으로부터의 거리에 따라 퇴적시키는 두께를 조정하여 산화막을 퇴적시키고 있다. 이것에 의해서, 웨이퍼 중앙부(도 10의 (a))와 웨이퍼 주변부(도 10의 (b))중 어느 쪽에서도 질화막상에 잔존하는 산화막의 두께를 거의 동일한 정도로 해서 고저차를 발생시키지 않는다. 또, 반대로 산화막에 고저차를 마련하기 위해서 또는 웨이퍼 중앙부에 오버 연마를 행하는 경우에는, 웨이퍼의 중앙부가 낮고, 주변부가 높은 산화막을 퇴적시키더라도 무방하다. 또한, 웨이퍼 중심으로부터의 거리에 의해서 퇴적 두께를 똑같이 변화시키는 경우에 한정되지 않고, 곡면 형상을 이루도록 변화시키더라도 무방하다. 또한, 웨이퍼 중심으로부터 주변부의 사이에서 높은 부분을 복수 존재시키더라도 무방하다.
(실시예 5)
본 발명의 실시예 5에 따른 반도체 장치의 제조 방법에서는, 산화막을 에칭하는 공정에 있어서, 상기 트렌치로부터 소정 거리만큼 떨어진 개소에서 에칭을 행하고 있다. 또한, 이 에칭하는 개소는 질화막을 포함한 주변부에 있어서의 질화막과 트렌치상의 산화막의 면적비에 대응하여 정하고 있다. 이것에 의해서, 산화막 에칭에 있어서, 오버 연마를 행하는 개소나 오버 연마로부터 보호하고자 하는 개소 등을 적절히 조정할 수 있다. 이와 같이, 질화막을 포함한 주변부에 있어서의 질화막과 트렌치상의 산화막의 면적비에 대응하여 에칭하는 개소를 정해서 산화막의 에칭을 실행하는 것에 의해, 평탄화 처리에 있어서 질화막의 배치 상태에 의존한 연마 특성을 보상할 수 있다. 여기서, 질화막을 포함한 주변부란, 예컨대 질화막으로부터 트렌치를 사이에 두고 인접하는 다른 질화막을 포함한 범위로 해도 무방하다. 또, 질화막을 포함한 주변부는, 연마 특성에 영향을 미칠 수 있는 범위로 해도 무방하다.
일반적으로 동일한 평탄화 처리를 행하더라도 질화막의 배치 상태에 따라서 다른 연마 결과가 얻어진다. 예컨대, 메모리 셀부와 같이, 질화막과 트렌치가 조밀하고 질화막의 면적비가 큰 경우에는, 평탄화 처리에 있어서 질화막의 선택비가 높고 질화막은 그다지 연마되는 일없이 잔존하기 쉽다. 한편, 주변 회로부와 같이, 균일한 질화막인 경우나, 질화막이 고립되어 있는 경우에는 질화막을 포함한 주변부에서 질화막과 트렌치상의 산화막중 질화막의 면적비는 작고, 평탄화 처리에 의해서 질화막은 연마되기 쉽게 줄어든다. 그 때문에, 메모리 셀부에 오버 연마를 행하는 경우에는, 필요 이상으로 주변 회로부의 질화막이 줄어져 버린다. 그래서, 본 반도체의 제조 방법에서는, 질화막의 배치 상태에 따라 산화막을 에칭하는 개소를 조정하고 있다.
구체적으로는, 이 반도체 장치의 제조 방법은, 예컨대 도 12에 도시하는 바와 같이, 질화막이 고립되어 있는 경우, 질화막에 오버 연마를 행하기 위해서는 트렌치 단부로부터 비교적 가까운 개소에서 산화막 에칭을 행하여(도 12의 (a)), 에칭하는 영역을 확장한다. 이것에 의해서, 평탄화 처리후에는, 질화막은 오버 연마된다(도 13의 (a)). 한편, 질화막에 오버 연마를 행하지 않는 경우에는, 트렌치 단부로부터 비교적 떨어진 개소에서 산화막 에칭을 행하여(도 12의 (b)), 에칭하는 영역을 작게 한다. 이것에 의해서, 평탄화 처리후에는, 질화막은 오버 연마되지않는다(도 13의 (b)).
또한, 도 14에 도시하는 바와 같이, 복수의 질화막이 밀집하여 존재하는 경우, 질화막에 오버 연마를 행하지 않는 경우에는, 트렌치 단부로부터 비교적 떨어진 개소에서 산화막 에칭을 행하여(도 14의 (a)), 에칭하는 영역을 작게 한다. 이것에 의해서, 평탄화 처리후에는, 질화막은 오버 연마되지 않는다(도 15의 (a)). 한편, 질화막에 오버 연마를 행하기 위해서는 트렌치 단부로부터 비교적 가까운 개소에서 산화막 에칭을 행하여(도 14의 (b)), 에칭하는 영역을 확장한다. 이것에 의해서, 평탄화 처리후에는, 질화막은 오버 연마된다(도 15의 (b)).
또한, 국소적으로 오버 연마로부터 보호하고자 하는 경우에는, 도 16의 (a)에 도시하는 통상의 경우에 비하여, 산화막 에칭을 도 16의 (b)에 도시하는 바와 같이 트렌치 단부로부터 떨어진 개소에서 실행하여, 에칭하는 영역을 작게 한다. 이것에 의해서, 도 17의 (b)에 도시하는 바와 같이, (a)의 경우에 비하여 질화막의 오버 연마를 방지할 수 있다. 또한, 국소적으로 오버 연마를 행하는 경우에는, 도 18의 (a)에 도시하는 통상의 경우에 비하여, 산화막 에칭을 도 18의 (b)에 도시하는 바와 같이 트렌치 단부로부터 가까운 개소에서 실행하여, 에칭하는 영역을 확장한다. 이것에 의해서, 도 19의 (b)에 도시하는 바와 같이, (a)의 경우에 비하여 질화막을 오버 연마할 수 있다.
(실시예 6)
본 발명의 실시예 6에 따른 반도체 장치의 제조 방법에서는, 연마 특성이 상이한 복수회의 평탄화 처리를 행한다. 이것에 의해서, 평탄화 처리후의 표면 형상을 조정할 수 있다.
구체적으로는, 본 반도체 장치의 제조 방법에서는, 도 20에 도시하는 바와 같이, 산화막 에칭후(도 20의 (a)), 최초에 질화막에 대하여 선택비는 없지만, 높은 평탄성이 얻어지는 제 1 화학적 기계 연마법에서의 평탄화 처리를 행하고(도 20의 (b)), 이어서 평탄성은 낮지만, 질화막에 대하여 선택비가 있는 제 2 화학적 기계 연마법에서의 평탄화 처리를 행하고 있다(도 20의 (c)). 이것에 의해서 높은 평탄성을 실현하고, 또한 질화막의 감소를 방지할 수 있다.
또한, 다른 예로서는, 도 21에 도시하는 바와 같이, 산화막 에칭후(도 21의 (a)), 최초에 산화막 에칭으로 발생한 단차만을 연마하는 제 1 화학적 기계 연마법을 실행하고(도 21의 (b)), 다음에 질화막에 대하여 선택비가 있는 연마를 행하는 제 2 화학적 기계 연마법을 행하고 있다(도 21의 (c)). 이와 같이 평탄화 처리를 행하는 공정에 있어서, 연마 특성이 상이한 평탄화 처리를 조합시킴으로써, 평탄화 처리후의 표면 형상을 조정하는 자유도를 높일 수 있다.
또한, 이 평탄화 처리인 화학적 기계 연마의 공정 사이에 있어서, 질화막 위에 잔존하고 있는 산화막의 막 두께를 측정하여, 다음에 실행하는 평탄화 처리에서의 연마량 등을 정할 수 있다. 이것에 의해서, 보다 정확한 연마를 실행할 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 평탄화 처리전에 실행하는 산화막 에칭 공정에 있어서, 산화막 에칭에서, 질화막상에 산화막을 잔존시킬 수 있기 때문에, 평탄화 처리에 있어서의 질화막의 줄어듬을 억제하고, 또한 질화막 주변이 과도하게 연마되는 것을 방지할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 평탄화 처리전에 실행하는 산화막 에칭의 공정에 있어서, 산화막 에칭에서, 질화막상에 산화막을 잔존시킬 수 있기 때문에, 평탄화 처리에 있어서의 질화막의 줄어듬을 억제하고, 또한 질화막 주변이 과도하게 연마되는 것을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 산화막 에칭으로 잔존시키는 산화막의 두께에 대응하여 퇴적시키는 두께를 조정해서 미리 산화막을 퇴적시키기 때문에, 질화막상에 잔존시키는 산화막의 마진을 용이하게 확보할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 질화막을 포함한 주변부에 있어서의 질화막과 트렌치상의 산화막의 면적비에 대응하여, 퇴적시키는 두께를 조정해서 산화막을 퇴적시키기 때문에, 오버 연마를 가하고 싶지 않은 개소를 보호할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 질화막을 포함한 주변부에 있어서의 질화막과 트렌치상의 산화막의 면적비에 대응하여, 잔존시키는 두께를 조정해서 산화막 에칭을 실행하기 때문에, 선택적으로 오버 연마를 가할 수있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 웨이퍼의 중심축으로부터의 거리에 따라서 퇴적시키는 두께를 조정하여 산화막을 퇴적시키기 때문에, 웨이퍼상의 위치에 따라서 다른 에칭 레이트를 보상하여 산화막 에칭후의 균일한 높이의 산화막을 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 웨이퍼의 중심축으로부터의 거리에 따라서 잔존시키는 두께를 조정하여 산화막 에칭을 실행하기 때문에, 웨이퍼상의 위치에 따라서 다른 에칭 레이트를 보상하여 산화막 에칭후의 균일한 높이의 산화막을 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 트렌치 단부로부터 떨어진 개소에서 산화막 에칭을 실행하기 때문에, 오버 연마의 유무를 조정할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 질화막을 포함한 주변부에 있어서의 질화막과 트렌치상의 산화막의 면적비에 대응하여 정한 개소에서 산화막 에칭을 실행하기 때문에, 질화막의 배치 상태에 대응하여 다른 연마 특성에 대해서 오버 연마의 유무를 조정할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 복수회의 평탄화 처리를 행하기 때문에, 1회마다의 평탄화 처리에 있어서 연마량의 조정을 행할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 연마 특성이 다른평탄화 처리를 행한다. 예컨대, 평탄성이 높은 평탄화 처리와, 질화막으로의 선택비가 높은 평탄 처리를 조합시키는 것에 의해서, 높은 평탄성을 실현하고, 또한 질화막으로의 과도한 연마를 억제할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 각 평탄화 처리의 공정 사이에 잔존하고 있는 산화막의 두께를 측정하여 다음 연마량을 정하기 때문에, 오버 연마를 방지할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 반도체 기판상에 트렌치를 형성하고,
    해당 트렌치를 메우며, 또한 상기 반도체 기판의 표면을 덮어 산화막을 퇴적시키고,
    레지스트막을 형성·패터닝하고,
    패터닝된 상기 레지스트막을 마스크로 해서, 잔존시키는 산화막의 두께를 조정하여 상기 산화막을 에칭하고,
    상기 레지스트막을 제거한 후, 평탄화 처리를 적어도 한 번 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판상에 질화막을 형성하는 공정과,
    상기 질화막을 패터닝하여 상기 패터닝된 질화막을 마스크로 해서, 상기 반도체 기판을 에칭하여 트렌치를 형성하는 공정과,
    상기 트렌치를 메우고, 또한 상기 질화막 위를 덮어 산화막을 퇴적시키는 공정과,
    상기 산화막 위에 레지스트막을 패터닝하는 공정과,
    패터닝된 상기 레지스트막을 마스크로 해서, 상기 질화막 위에 잔존시키는 산화막의 두께를 조정하여 상기 질화막 위의 상기 산화막을 소정 깊이까지 에칭하는 공정과,
    상기 레지스트막을 제거하는 공정과,
    상기 산화막에 대하여 평탄화 처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막을 퇴적시키는 공정에서, 상기 산화막을 에칭하는 공정에서 잔존시키는 산화막의 두께에 대응하여 퇴적시키는 두께를 조정해서 산화막을 퇴적시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
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