KR100279016B1 - 반도체 제조시 비-컨포멀 디바이스 층을 평탄화하는 방법 - Google Patents

반도체 제조시 비-컨포멀 디바이스 층을 평탄화하는 방법 Download PDF

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Abstract

좁은 갭이 있는 좁은 특징구조와 넓은 갭이 있는 넓은 특징구조를 포함하는 복잡한 토포그래피 위에 형성된 비-컨포멀 층으로부터 실질적으로 편평한 면을 형성하는, 비-컨포멀 층을 평탄화하는 방법이 개시되었다. 컨포멀 층은 비-컨포멀 층 위에 증착된다. 상기 편평면은 그후 넓은 특징구조 위에 비-컨포멀 층을 노광시키도록 연마된다. 그후 비-컨포멀 층에 대해 선택적인 에칭이 넓은 특징구조 위에 있는 비-컨포멀 층을 실질적으로 제거하기 위해 사용된다. 그후 컨포멀 층은 제거되고, 비-컨포멀 층을 노광시킨다. 이제 비-컨포멀 층의 두께는 이전과 비교해 더욱 균등해졌다. 이것은 연마가 넓은 공간에서 감소된 디싱을 갖는 편평면을 형성할 수 있게 한다.

Description

반도체 제조시 비-컨포멀 디바이스 층을 평탄화하는 방법
본 발명은 일반적으로 반도체 제조에 관한 것으로, 더욱 상세히는 비-컨포멀 막 증착을 이용하여 편평면을 달성하는 반도체 제조방법에 관한 것이다.
디바이스 제조에서, 절연층, 반도전층 및 도전층이 기판상에 형성된다. 이들 층은 특징구조 및 공간을 형성하기 위해 패터닝된다. 특징구조 및 공간의 최소 크기 및 특징 구조 사이즈(F)는 리소그래픽 시스템의 레졸루션 성능에 좌우된다. 이들 특징구조 및 공간은 트랜지스터, 커패시터 및 레지스터와 같은 디바이스를 형성하기 위해 패터닝된다. 이들 디바이스는 그후 소망하는 전기적 성능을 달성하기 위해 상호연결되고, 집적회로(IC)를 형성한다.
개선된 IC 설계에서, 상이한 디바이스는 상이한 사이즈의 디바이스 특징구조를 형성하기 위한 상이한 필요조건을 가진다. 결과적으로, 디바이스 층은 다양한 사이즈의 특징 구조 및 공간을 가지며, 복잡한 토포그래피를 생성한다. 산화물과 같은 유전물질은 특징 구조 사이의 공간을 채우는 데 사용된다. 이러한 물질은 통상적으로 공지된 다양한 화학 증기 증착기술에 의해 증착된다. 증착된 산화물은 하부에 놓인 디바이스 층 위에 컨포멀 층을 형성한다. 이와 같이, 증착된 산화물은 하부에 놓인 층의 토포그래피를 반영하는 토포그래피를 포함하며, 비편평 면을 재형성한다. 그후 비편평면은 편평면을 형성하기 위해 화학 기계적 연마에 의해 평탄화된다. 편평면은 상부에 추가의 디바이스 구조를 생성하기 위해 추가의 디바이스 층의 형성을 허용하기 때문에 소망되며, 따라서 디바이스 집적도를 증가시킨다.
특징구조의 사이즈가 개량된 IC 설계에서 감소함에 따라, 특징구조 사이의 공간은 높은 애스펙트 비를 갖춘 특징구조가 되도록 더욱 작아진다. 작고 높은 애스펙트 비를 갖춘 특징구조는 종래의 CVD 기술로 공간을 채우는 것을 곤란하게 한다. 더 작은 공간의 갭 채움을 용이하게 하기 위해, 산화물의 고 밀도 플라즈마(HDP;high density plasma)가 사용되어 왔다.
HDP-CVD 산화물은 비-컨포멀 층을 생성한다. 이 비-컨포멀 층은 하부에 놓인 층의 토포그래피를 반영하지 않는 비편평면을 가진다. 비-컨포멀 층의 두께는 넓은 디바이스 특징구조 보다 두꺼우며 좁은 디바이스 특징구조 보다 얇다. 이러한 토포그래피는 편평면을 형성하기 위해 종래의 평탄화 방법에 대해서는 어려움을 생성한다. 특히, 좁은 디바이스 특징구조 보다 넓은 디바이스 특징구조 위에 더 많은 증착 물질이 존재하기 때문에 좁은 디바이스 특징구조의 과도한 부식이 발생한다. 이러한 과도한 부식은 좁은 디바이스의 기능성 또는 동작에 역영향을 미치며, 이렇게하여 수율을 감소시킨다.
상기 설명은 몇몇 디바이스 특징구조의 과도한 부식 없이 비컨포멀 층의 증착 후 편평면을 달성하는 것이 바람직하다는 것을 명백하게 한다.
상기와 같은 단점을 극복하기 위해 본 발명은 디바이스 특징구조를 과도하게 부식시키지 않는 비-컨포멀 막 증착을 이용하여 편평면을 달성하는 것을 목적으로 한다.
도 1a 내지 1g는 비-컨포멀 층에 편평면을 제공하는 본 발명의 한 실시예를 나타내는 도.
* 도면의 주요부분에 대한 부호의 설명 *
101; 기판 110,112; 메사(활성 영역)
140; 스톱층 160; 비-컨포멀층
163; 삼각형상 구조 165,166; 경사 에지
170; 희생 디바이스 층 180; 산화물 펜스
본 발명은 집적회로 제조방법에 관한 것이다. 특히, 본 발명은 좁은 갭을 갖는 좁은 특징구조 및 넓은 갭을 갖는 넓은 특징구조를 포함하는 복잡한 토포그래피 위에 증착된 비-컨포멀층 위에 편평면을 형성하기 위한 방법을 제공한다. 본 방법은 좁은 특징구조에 대한 두께 보다 두꺼운 넓은 특징구조에 대한 두께를 갖는 비-컨포멀 디바이스 층을, 좁은 공간 및 넓은 공간을 채우기 위해 기판의 표면 위에 증착시키는 단계를 포함한다. 컨포멀 층은 상기 비-컨포멀 디바이스 층 위에 증착되고, 여기서 하부에 놓인 비-컨포멀 디바이스 층의 토포그래피는 컨포멀 층의 표면에 반영된다. 기판의 표면은 그후 스톱층으로서의 역할을 하기 위해 비-컨포멀 층을 이용하여 평탄화된다. 평탄화는 컨포멀 층과 비-컨포멀 층 사이에 편평면을 형성하며, 여기서 넓은 특징구조 위의 비-컨포멀 층이 노광된다. 이 표면은 컨포멀 층에 의해 보호된 넓은 특징구조의 에지에서의 작은 부분을 제외하곤 넓은 특징구조 위의 비-컨포멀 층을 실질적으로 제거하기 위해 컨포멀 층에 대해 선택적으로 에칭된다. 에칭은 그후 넓은 특징구조의 에지에서의 작은 부분과 좁은 특징구조의 표면 위에 남아있는 비-컨포멀 층을 남긴채, 컨포멀 층을 실질적으로 제거하기 위해 사용된다. CMP와 같은 연마는 넓은 특징구조 및 좁은 특징구조의 표면으로 편평면을 형성한다. 이 연마는 넓은 특징구조 위의 비-컨포멀 층을 실질적으로 제거한 결과로서 넓은 공간에서 감소된 디싱으로 실질적으로 편평면을 산출한다.
본 발명을 더욱 잘 이해하기 위해 다음의 상세한 설명 및 첨부 도면을 참조한다.
본 발명은 몇몇 디바이스 특징구조의 과도한 부식없이 비-컨포멀 층을 형성한 후 편평면을 제공한다. 본 발명의 이해를 용이하게 하기 위해선, IC의 디바이스를 분리하기 위해 얕은 트렌치 절연(STI;shallow trench isolation) 형성 관점에서 설명된다. 그러나, 본 발명은 상당히 광범위하며 연마 프로세스의 일부분의 과도한 부식을 감소시키는 데 적용될 수 있다.
도 1a-1g는 본 발명의 한 실시예에 따른 편평면을 형성하는 프로세스를 나타낸다. 도 1a를 참조하면, IC의 일부분에 대한 단면이 도시되어 있다. 이러한 IC는 임의 접근 메모리(RAM), 동적 임의 접근 메모리(DRAM), 동기식 DRAM(SDRAM), 판독 전용 메모리(ROM)를 포함한다. 기타 형성된 IC는 주문형 특정 응용 집적회로(ASIC) 또는 임의의 논리회로를 포함한다. 통상적으로, 다수의 ICs는 웨이퍼상에서 병렬로 형성된다. 프로세싱의 종료 후, 웨이퍼는 ICs를 개별 칩으로 분리하기 위해 다이싱된다. 칩은 그후 패키징되어, 최종적으로는 컴퓨터 시스템, 셀룰러 폰, 개인 휴대용 단말기기(PDA) 및 기타 전자제품과 같은 최종 제품이 된다. 그러나, 본 발명은 설명의 용이를 위해 IC의 형성 관점에서 설명된다. 또한, IC는 임의의 프로세싱 스테이지가 가능하다.
기판(101)은 IC의 형성을 위해 제공된다. 기판은 예로서 실리콘 웨이퍼를 포함한다. 갈륨 비소, 게르마늄, SOI(silicon on insulator)와 같은 반도체 기판 또는 기타 반도체 기판도 유용하다. 기판은 예로서 소망하는 전기적 특성을 달성하기 위해 소정 전도도의 도펀트로 저농도 또는 고농도로 도핑된다.
도시된 바와 같이, 공간(115 및 140)에 의해 분리된 메사(110 및 112)와 같은 디바이스 특징구조는 기판의 표면에 형성된다. 도시된 바와 같이, 디바이스 특징구조가 실리콘 기판에 형성되었을 지라도, 기판 자체는 서로가 차례로 적층된 디바이스 층을 포함할 수 있다. 설명의 목적으로, 이러한 디바이스 특징구조는 일반적으로 본 명세서에서 기판으로서 참조된다.
대표적인 실시예에서, 공간은 STIs 형성을 위한 얕은 트렌치를 나타낸다. STIs는 디바이스가 형성되는, 메사로서 나타낸, 활성 디바이스 영역을 분리한다. 집적회로에서, 디바이스 성분은 일반적으로 사이즈가 변동한다. 결과적으로, 활성 디바이스 영역의 사이즈도 변동한다. 도시된 바와 같이, 활성 디바이스 영역(110)은 좁은 변동범위를 가지며 활성 디바이스 영역(112)은 넓은 변동범위를 가진다. 또한, 활성 디바이스 영역의 사이즈의 변동범위에 기인하여, 얕은 트렌치는 비교적 좁은 변동범위(115) 또는 넓은 변동범위(130)로 이루어 질 수 있다. 활성 디바이스 영역 및 얕은 트렌치의 실제 사이즈는 임계적인 사항은 아니다. 높은 구성성분 집적도를 갖는 집적회로 구조를 제조하는 것이 바람직하므로, 좁은 변동범위는 통상적으로 최소 특징구조 사이즈(F)또는 그라운드룰에 대응하는 한편 넓은 변동 범위는 대략 최소 특징구조 사이즈 보다 크다. 따라서 기판(101)의 표면 기하학적 배열은 거의 일정 높이의 활성 영역(110 및 112)을 포함한다. 활성영역을 분리하는 트렌치와 같은, 활성 영역의 폭은 변동하는 폭이다.
메사의 최상부에 스톱층(140)이 형성된다. 예로서 스톱층은 특징구조를 패터닝하는 데 사용되는 하드 마스크 층이다. 스톱층은 또한 후속 프로세스를 위한 연마 또는 에칭 스톱으로서의 역할도 한다. 이 스톱층은 선택적으로 제거될 수 있는 STIs를 채우기 위해 사용된 물질을 포함한다. 한 실시예에서, 스톱층은 질화물을 포함한다. 또한, 디바이스 층간에 접착을 촉진시키기 위해 실리콘 기판과 질화물층 사이에 얇은 산화물 층이 제공된다.
트렌치 및 메사의 형성은 종래의 리소그래픽 및 에칭기술을 이용하여 달성된다. 이것은 기판을 덮는 질화물층의 표면상에 포토레지스트층을 증착시키는 것을 포함한다. 노광소스는 예를들어 소망 패턴을 포함하는 마스크를 조사하는 예를들어 딥 자외선(DUV;deep ultra-violet) 방사선을 발생시킨다. 상기 조사는 기판 표면에 투사 또는 프린트된 마스크의 이미지를 생성하며, 선택적으로 포토레지스트 층을 DUV 방사선으로 노광시킨다. 포지티브 레지스트 또는 네거티브 레지스트가 사용되는 지의 여부에 따라, 얕은 트렌치 영역에 대응하는 기판 아래의 영역을 선택적으로 노광시키기 위해 성장 동안 레지스트 층의 노광된 부분 또는 노광되지 않은 부분이 제거된다. 노광된 영역은 그후 메사(110 및 112) 및 공간(115 및 130)을 생성하기 위해 반응성 이온 에칭(RIE;reactive ion etching)에 의해 에칭된다.
도 1b를 참조하면, 비-컨포멀층(160)은 기판의 표면상에 형성된다. 층(160)의 비-컨포멀성에 의해, 이 층은 좁은 활성영역(110)의 표면 위의 두께 보다 더 두꺼운 넓은 활성영역(112)의 표면위의 두께를 갖는다. 따라서, 하부에 놓인 층의 토포그래피는 증착된 층(160)에 반영되지 않는다.
한 실시예에서, 비-컨포멀층은 고밀도 플라즈마 소스(HDP-CVD)를 이용하여 플라즈마-강화 화학 증기 증착(PECVD)에 의해 증착된 산화물을 포함한다. 이러한 HDP-CVD 기술은 예를들어 유도 결합된 플라즈마 소스의 사용을 이용한다. HDP-CVD 기술은 본 명세서에서 참조 문헌으로 통합되고, Francombe에 의한Physics of Thin Film,Academic Press(1994)에 설명되어 있다. HDP-CVD 증착된 산화물은 트렌치를 보이드 없이 충분히 채운다. 보이드 없이 양호한 갭 채움을 제공하는 기타 비-컨포멀 층은 전자 사이클로트론 및 헬리콘 파 여기된 플라즈마 기술에 의해 형성된 층을 포함한다. 이러한 기술은 상기 Francomb에 의한Physics of Thin Film,Academic Press(1994)에 설명되어 있다.
도시된 바와 같이, HDP-CVD 산화물 층은 얕은 트렌치를 완전히 채우는 데 충분한 두께를 가진다. 얕은 트렌치의 채움은 또한 기판의 표면을 코팅한다. 알 수 있는 바와 같이, HDP-CVD 기술은 어레이에서 고유한 채움 형태를 제공한다. 활성 영역위에서, HDP-CVD 산화물 층은 얕은 트렌치는 모나게 돌출하고, 산화물층이 기판의 표면을 코팅함에 따라 실질적으로 경사진 에지를 형성한다. 예시적으로, 경사 에지는 좁은 활성영역(110)위에 작은 삼각형상 구조(163)를 형성한다. 넓은 활성영역(112) 위의 산화물층(160)은 편평 중앙부(168)와 실질적으로 상보관계인 경사 에지(165 및 166)를 포함한다. 이 영역의 산화물 층은 삼각형상 구조(163) 보다 두껍다. 상기 활성영역 위에 형성된 고유한 삼각형상 구조는 HDP-CVD 프로세스 동안 발생하는 인-시투 스패터링에 기인하여 형성된다.
그러나 삼각형상 구조(54)의 형성은 임계적인 사항은 아니며 예시적인 목적으로 도시되어 있음을 유의하여야 한다. 산화물 층이 활성영역 위에 삼각형상을 형성하는 지의 여부 즉, 두 개의 상보관계에 있는 경사에지의 병합 여부는 산화물 층의 두께와 활성 영역의 폭에 좌우된다. 예로서, 몇몇 좁은 활성영역은 상기 상보관계에 있는 에지를 병합하는 데 충분히 좁을 수 있다. 상기한 바와 같이, 산화물 층의 형상은 더욱 좁은 편평형 중앙부를 제외하곤 넓은 활성영역 위에 위치된 형상과 유사한 삼각형상일 수 있다.
유익하게, HDP-CVD 산화물은 양호한 갭 채움을 제공하며 후속하는 프로세스 단계를 위한 충분한 습식 에칭 선택도를 제공하는 충분한 밀도를 갖는다. 상기한 바와 같이, HDP-CVD 산화물은 비 HDP-CVD 산화물에 의해 필요로 되는 바와 같이, 약 1 1/2 배인 전체채움 단계를 필요로 하지 않는다. 더욱 작은 량의 물질을 증착할 수 있게 되므로써, 더욱 작은 부분이 제거되어야 한다. 이것은 더욱 높은 처리능력을 나타낸다.
도 1c를 참조하면, 희생 디바이스 층(170)이 층(160) 위에 형성되어 있다. 이 희생층은 비-컨포멀층(160)에 대해 선택적으로 제거될 수 있는 물질을 포함한다. 한 실시예에서, 희생층은 폴리시리콘(이후엔 폴리라 한다)을 포함한다. 이 폴리는 예로서 CVD에 의해 표면 위에 증착된다. 도시된 바와 같이, CVD는 비-컨포멀층(160) 위에 컨포멀 폴리층을 형성한다. 이 폴리는 저하된 영역(171)에서 폴리의 최상부 표면이 최상부 영역(175)에서 비-컨포멀층의 최상부에 있도록 충분한 두께를 가진다.
도 1d를 참조하면, 폴리 층은 산화물에 선택적인 CMP에 의해 평탄화된다. CMP 연마는 먼저 폴리의 상승부를 연마하기 시작하여 이 상승부로부터 물질을 제거한다. 더욱 많은 물질이 상기 상승부로부터 제거됨에 따라, 폴리의 표면은 더욱 평탄화된다. CMP는 상승영역의 산화물층(160)의 표면이 노광될 때 까지 계속되며, 따라서 편평한 최상부 면(179)을 형성한다. 도시된 바와 같이, 편평한 최상부 면은 폴리 및 산화물 영역을 포함한다.
도 1e를 참조하면, 폴리 및 질화물에 대해 선택적인 이방성 에칭이 노광된 산화물을 제거하기 위해 수행된다. 이 에칭은 예를들어 반응성 이온 에칭(RIE)이다. 메사의 표면상의 질화물층(140)은 에칭 스톱으로서의 역할을 한다. 상기한 바와 같이, 산화물은 제거되고, 질화물층을 노광시킨다. 폴리에 의해 보호된 산화물의 돌출부(181)는 RIE가 이방성이라는 사실에 기인하여 남아있는다.
도 1f에서, 폴리는 예로서 RIE 수행 후 건식 에칭에 의해 제거된다. 이것은 넓은 활성영역(112) 위에 질화물층(140)과 함께 노광된 비-컨포멀층을 남긴다. 또한, 산화물 펜스(180)는 넓은 활성영역의 에칭 가까이에 남아 있는다. 알 수 있는 바와 같이, 좁은 활성영역 위에 있는 영역에서 제거될 것이 요구되는 산화물의 상대량은 넓은 활성영역 위에 있는 영역에서 제거될 것이 요구되는 산화물의 양과 거의 같다. 펜스(181)가 비교적 삼각형상 구조(163) 보다 높더라도, 펜스는 CMP에 의해 용이하게 제거되는 데 이는 펜스가 매우 작기 때문이다. 도 1f에 도시된 바와 같이, 이것은 좁은 활성영역(110)의 과도한 부식 없는 연마 스톱으로서 질화물(140)을 이용하여 비-컨포멀 층(160)의 표면을 CMP가 평탄화할 수 있게 한다.
편평면이 형성 된 후, 질화물 층은 메사의 표면으로부터 제거된다. 질화물의 제거는 예로서 실리콘에 대해 선택적인 습식 에칭으로 달성된다. 이것은 산화물이 있는 메사의 최상부를 갖춘 편평면을 형성하고, 이렇게하여 STIs의 형성을 완료한다.
디바이스 분리를 허용하는 STI영역을 포함하는 매우 평탄화된 표면구조가 제공된 후, IC는 공지된 IC 기술에 따라 더욱 가공될 수 있다.
본 발명이 특히 여러 실시예를 참조하여 도시되고 설명되었지만, 당업자는 본 발명의 범위로부터 벗어나지 않고 다양한 수정 및 변경이 있을 수 있음을 인식할 것이다. 본 발명의 예시적인 실시예는 단순히 예시적으로 절연층 및 유전층을 위한 특정 물질과 함께 설명되었다. 더욱이, 개구의 크기는 특정 응용에 따라 변동될 수 있다. 따라서 본 발명은 상기 상세한 설명 뿐만 아니라 첨부된 특허청구 범위 및 이와 등가인 전 범위를 참조하여 결정되어야 한다.
상기와 같은 본 발명의 구성에 의해 디바이스 특징구조를 과도하게 부식 시키지 않고 비컨포멀 층의 두께가 균등한 편평면을 달성할 수 있다.

Claims (1)

  1. 집적회로의 제조시, 비-컨포멀 층을 평탄화하는 방법에 있어서,
    표면이 넓은 공간에 의해 분리되는 넓은 특징구조와 좁은 공간에 의해 분리되는 좁은 특징구조를 포함하는 기판을 제공하는 단계;
    좁은 공간 및 넓은 공간을 채우기 위해 좁은 특징구조 위의 두께 보다 더 두꺼운 넓은 특징구조 위의 두께를 갖는 비-컨포멀 층을 상기 기판의 표면 위에 증착시키는 단계;
    하부에 놓인 상기 비-컨포멀 층의 토포그래피가 상기 컨포멀 층의 표면에 반영되는, 상기 비-컨포멀 층 위에 컨포멀 층을 증착시키는 단계;
    상기 컨포멀 층과 비-컨포멀 층 사이에 편평면을 형성하고 상기 넓은 특징구조 위의 비-컨포멀 층은 노광되는, 스톱 층으로서의 역할을 하는 상기 비-컨포멀 층을 이용하여 상기 컨포멀 층을 평탄화하는 단계;
    상기 컨포멀 층에 의해 보호된 상기 넓은 특징구조의 에지에서의 작은 영역을 제외하곤 상기 넓은 특징구조 위에 있는 비-컨포멀 층을 제거하는, 상기 컨포멀 층에 대해 선택적으로 상기 비-컨포멀 층을 에칭시키는 단계;
    상기 넓은 구조의 에지에서의 작은 영역과 좁은 특징구조의 표면 위에 남아있는 상기 비-컨포멀 층을 남기는, 상기 컨포멀 층을 제거하는 에칭단계; 및
    상기 넓은 특징구조 및 좁은 특징구조의 표면과 함께 편평면을 형성하도록 연마시키는 단계를 포함하며, 상기 연마에 의해 넓은 특징구조 위에 있는 비-컨포멀 층이 제거되어 상기 넓은 공간에 감소된 디싱으로 편평면이 형성되는 것을 특징으로 하는 방법.
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