KR20050022167A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막 및 패드질화막을 형성하는 단계와, 상기 패드질화막 및 패드산화막을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시키는 단계와, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계와, 상기 HDP-산화막의 필드 영역과 액티브 영역에 걸쳐 슬로프가 생긴 영역을 덮도록 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 방지막으로하여 HDP-산화막을 건식 식각하여 일부 두께를 제거하는 단계와, 상기 HDP-산화막의 슬로프진 부분이 제거 되도록 기판 결과물을 습식식각하는 단계와, 상기 감광막 패턴을 제거 하는 단계와, 상기 패드질화막이 노출될 때까지 HDP-산화막을 CMP하는 단계와, 상기 패드질화막과 패드산화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 액티브 영역의 HDP-산화막을 건식 및 습식식각으로 평탄화 하여 후속의 CMP 공정시 액티브 영역의 데미지를 방지할 수 있다. 따라서, 소자 특성의 향상은 물론 소자분리 공정의 신뢰성도 더함은 물론, 수율을 향상시킬 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, STI (Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
도 1a 내지 1d는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성하고, 상기 패드질화막(13) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 장벽으로 이용해서 노출된 패드질화막 부분 및 노출된 실리콘 기판(11) 부분을 차례로 식각하여 트렌치(14)를 형성한다.
도 1b를 참조하면, 트렌치 식각 공정에서 실리콘 기판(11)에 인가된 식각 데미지를 회복시키기 위해 상기 기존 결과물에 대한 산화 공정을 수행한다. 이 결과로 상기 트렌치(14)의 표면에 박막의 희생 산화막(도시안됨)이 형성된다. 이어서, 상기 희생 산화막(도시안됨)을 제거한 후, 재차 기판 결과물에 대한 열산화 공정을 수행하여 트렌치 표면에 열산화막(15)을 형성한다. 그 다음, 상기 열산화막(15) 및 패드질화막(13) 상에 선형 질화막(16)과 선형 산화막(도시안됨)을 차례로 형성한다.
도 1c를 참조하면, 트렌치(14)가 완전 매립되도록 결과물 상에 HDP-산화막(17)을 증착한다.
도 1d를 참조하면, 패드질화막(13)이 노출될 때까지 상기 HDP-산화막을 CMP 공정으로 연마한다. 그런다음, 트렌치 식각시에 식각 장벽으로 사용된 패드 질화막을 제거하고, 이 결과로서, 트렌치형의 소자분리막(18)을 형성한다.
그러나, CMP 공정에서는 액티브 영역과 필드 영역의 면적 비율에 따라 CMP 특성이 달라지게 되고, 특히, 액티브 영역이 넓을 경우 CMP 특성이 열화되어 매립산화막인 HDP-산화막이 모두 제거되지 않은 문제가 발생한다.
따라서, 현재 이러한 문제를 해결하기 위해서 CMP공정전에 포토 및 식각 공정을 통해 넓은 액티브 영역의 HDP-산화막의 일정 두께를 미리 제거시키는 방법을 사용하고 있다. 이에따라, 넓은 액티브 영역에서의 CMP 능력이 떨어지더라도 미리 제거해 놓았기 때문에 CMP후 매립산화막이 남는 문제가 발생하지 않게 된다.
그러나, 상기한 방법도 CMP에 의해 액티브 영역에 데미지를 만드는 문제점이 있다.
보다 상세히 설명하면, HDP-산화막 매립시, 필드영역인 트렌치 부분과 액티브 영역의 단차로 인하여 트렌치 필드부분과 액티브영역에 걸쳐 슬로프(slope)가 생기게 된며, 후속의 포토 및 식각 공정을 거치면서 액티브 지역의 산화막만 제거시키는 것이 아니라 질화막과 액티브 영역도 식각 되어 결과적으로 액티브 영역에 데미지를 만들게 된다.
따라서, 상기와 같은 문제를 해결하기 위하여 안출된 본 발명은, 소자분리 공정의 CMP 공정시 액티브 영역의 데미지를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 패드산화막 및 패드질화막을 형성하는 단계; 상기 패드질화막 및 패드산화막을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계; 상기 HDP-산화막의 필드 영역과 액티브 영역에 걸쳐 슬로프가 생긴 영역을 덮도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 방지막으로하여 HDP-산화막을 건식 식각하여 일부 두께를 제거하는 단계; 상기 HDP-산화막의 슬로프진 부분이 제거 되도록 기판 결과물을 습식식각하는 단계; 상기 감광막 패턴을 제거 하는 단계; 상기 패드질화막이 노출될 때까지 HDP-산화막을 CMP하는 단계; 상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 트렌치는 3500~4000Å의 깊이로 하여 형성한다. 또한, 상기 HDP-산화막은 5500~6000Å의 두께로 하여 증착한다.
또한, 상기 HDP-산화막에 대한 건식 식각은 상기 HDP-산화막의 3500~4000Å의 두께를 제거한다.
또한, 상기 HDP-산화막에 대한 습식 식각은 상기 HDP-산화막의 600~1300Å의 두께를 제거한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22)및 패드질화막(23)을 증착한다. 그런다음, 패드질화막(23) 및 패드산화막(22)을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키고, 노출된 기판 필드 영역을 3500~4000Å 깊이로 식각하여 트렌치(24)를 형성한다.
도 2b를 참조하면, 트렌치 식각 공정에서 실리콘 기판(21)에 인가된 식각 데미지를 회복시키기 위해 희생산화공정을 수행한다. 그런다음, 트렌치(24)를 완전 매립하도록 기판 결과물 상에 매립 산화막, 바람직하게, HDP-산화막(25)을 5500~6000Å의 두께로 증착한다.
이때, HDP-산화막은 트렌치가 형성된 지역과 액티브 영역의 단차로 인하여 그 경계지역에 슬로프(Slope)가 생긴다.
도 2c를 참조하면, 상기 슬로프가 생긴 영역을 덮도록 감광막 패턴을 형성한다.
도 2d를 참조하면, 상기 감광막 패턴(26)을 식각 방지막으로하여 HDP-산화막(25)을 건식 식각하여 3500~4000Å 두께만큼 제거한다.
도 2e를 참조하면, 상기 건식식각이 진행된 기판 결과물 상에 습식식각을 수행하여 HDP-산화막(25)에 대해 600~1300Å의 두께를 제거한다.
이때, 앞선 건식식각으로 제거되지 않은 HDP-산화막(25)의 액티브 영역의 슬로프진 부분이 리세스(Recess)된다.
따라서, 액티브 영역의 HDP-산화막(25) 전체의 두께가 고르게 분포한다.
상기와 같이 액티브 영역의 HDP-산화막(25)을 미리 고르게 제거함으로써, 후속의 CMP 공정시 CMP 특성의 열화도 일어나지 않으며, CMP 공정의 안정화에 의하여 하부의 전달되는 데미지도 줄일 수 있게 된다.
도 2f를 참조하면, 패드질화막(23)이 노출될 때까지 상기 HDP-산화막을 CMP 공정으로 연마한다. 그런다음, 트렌치 식각시에 식각 장벽으로 사용된 패드질화막을 인산용액을 이용한 케미컬로 제거하고, 이 결과로서, 트렌치형의 소자분리막(27)을 형성한다.
본 발명에 따르면, 액티브 영역의 HDP-산화막을 건식 및 습식식각으로 평탄화 하여 후속의 CMP 공정시 액티브 영역의 데미지를 방지할 수 있다.
따라서, 소자 특성의 향상은 물론 소자분리 공정의 신뢰성도 더함은 물론, 수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21: 반도체 기판 22: 소자분리막
23: 게이트산화막 24: 게이트폴리막
25: HLD-산화막 26: 질화막
25b: 스페이서산화막 26b: 스페이서질화막
27: 감광막패턴 28: 게이트전극
29: 실리사이드막

Claims (5)

  1. 실리콘 기판 상에 패드산화막 및 패드질화막을 형성하는 단계;
    상기 패드질화막 및 패드산화막을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시키는 단계;
    상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계;
    상기 HDP-산화막의 필드 영역과 액티브 영역에 걸쳐 슬로프가 생긴 영역을 덮도록 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 방지막으로하여 HDP-산화막을 건식 식각하여 일부 두께를 제거하는 단계;
    상기 HDP-산화막의 슬로프진 부분이 제거 되도록 기판 결과물을 습식식각하는 단계;
    상기 감광막 패턴을 제거 하는 단계;
    상기 패드질화막이 노출될 때까지 HDP-산화막을 CMP하는 단계;
    상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 의하여, 상기 트렌치는 3500~4000Å의 깊이로 하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 의하여, 상기 HDP-산화막은 5500~6000Å의 두께로 하여 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 의하여, 상기 HDP-산화막에 대한 건식 식각은 상기 HDP-산화막의 3500~4000Å의 두께를 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 의하여, 상기 HDP-산화막에 대한 습식 식각은 상기 HDP-산화막의 600~1300Å의 두께를 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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