KR20040057615A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막과 패드 산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계와, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면 및 패드 질화막 상에 절연막을 증착하는 단계와, 상기 기판 결과물을 스팀 어닐링(steam annealing)하여 트렌치 표면과 절연막의 계면에 산화막을 형성하는 단계와, 상기 트렌치를 완전 매립하도록 절연막 상에 HDP-산화막을 증착하는 단계와, 상기 절연막이 노출되도록 HDP-산화막을 CMP하는 단계와, 상기 노출된 절연막 부분과 패드 질화막을 제거하는 단계와, 상기 패드 산화막이 제거되도록 기판 결과물을 세정하는 단계를 포함한다. 본 발명에 따르면, 패드 산화막의 측벽을 절연막으로 감싼 상태로 기판 세정을 수행함으로써, 상기 기판 세정시, 패드 산화막의 측벽 손실을 방지할 수 있으며, 이에 따라, 소자분리막과 기판 액티브 영역 경계어서의 모트 발생을 억제할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트 (moat)를 억제하기 위한 방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1f를 참조해서 간략하게 설명하도록 한다.
도 1a를 참조하면, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 이들을 패터닝하여 기판 필드 영역을 노출시킨다. 그런다음, 노출된 기판 필드 영역을 식각하여 트렌치(4)를 형성한다.
도 1b를 참조하면, 트렌치 식각시의 기판 데미지를 회복시키기 위해, 우선,기판 결과물을 세정(cleaning)한 후, 그런다음, 희생 산화(sacrificial oxidation) 공정을 수행한다. 상기 희생 산화 공정의 결과, 트렌치(4)의 표면에 희생산화막(5)이 성장된다.
도 1c를 참조하면, 세정 공정을 통해 희생산화막(5)을 제거한 후, 열에 의해 발생될 수 있는 스트레스를 완충시킬 목적으로 기판 결과물에 대해 월 산화(wall oxidation) 공정을 수행하고, 이를 통해, 트렌치 표면에 월 산화막(6)을 성장시킨다.
도 1d를 참조하면, 리플레쉬 특성을 개선한 목적으로 기판 결과물 상에 선형 질화막(7)을 증착한다. 그런다음, 트렌치(4)를 완전 매립하도록 선형 질화막(7) 상에, 예컨데, HDP-산화막(8)을 증착한다.
도 1e를 참조하면, 선형 질화막(7)이 노출되도록 상기 HDP-산화막(8)의 표면을 CMP(Chemical Mechanical Polishing)한다. 그런다음, 노출된 선형 질화막 부분과 패드 질화막을 식각 제거하여 소자분리막(8a)을 형성한다.
도 1f를 참조하면, 후속 웰 이온주입 공정을 위해 기판 결과물을 세정하고, 이를 통해, 소자분리막(8a)의 형성을 완성한다.
그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 도 1b 및 도 1c에 도시된 바와 같이, 희생산화 공정 및 월 산화 공정 이전에 수행하는 각 세정 공정시 트렌치에 인접한 패드산화막 부분에서 손실이 일어나게 됨에 따라, 도 1f에 도시된 바와 같이, 후속 웰 이온주입 공정 이전의 세정에서 모트(Moat)의 깊이가 깊어지게 되며, 이로 인해, 상기 모트 지역에의 전계 집중 현상 등에 의해 소자 특성이 저하됨은 물론, 후속 게이트 공정시 모트 지역에서의 폴리 잔류물 발생으로 인해 비트라인과의 브릿지가 유발되는 등 제조수율 저하가 초래된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, STI 공정을 이용하되 소자분리막과 액티브 영역 경계에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 STI 공정시의 모트 발생을 억제함으로써 소자 특성 및 제조수율을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1f는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드 산화막
23 : 패드 질화막 24 : 트렌치
25 : 선형 질화막 26 : 산화막
27 : HDP-산화막 27a : 소자분리막
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막과 패드 산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계; 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 및 패드 질화막 상에 절연막을 증착하는 단계; 상기 기판 결과물을 스팀 어닐링(steam annealing)하여 트렌치 표면과 절연막의 계면에 산화막을 형성하는 단계; 상기 트렌치를 완전 매립하도록 절연막 상에 HDP-산화막을 증착하는 단계; 상기 절연막이 노출되도록 HDP-산화막을 CMP하는 단계; 상기 노출된 절연막 부분과 패드 질화막을 제거하는 단계; 및 상기 패드 산화막이 제거되도록 기판 결과물을 세정하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 절연막은 질화막(SiN) 또는 질산화막(SiON)이며, 상기 스팀 어닐링은 H2 분위기로 수행한다.
본 발명에 따르면, 패드 산화막의 측벽을 절연막으로 감싼 상태로 기판 세정을 수행함으로써, 상기 기판 세정시, 패드 산화막의 측벽 손실을 방지할 수 있으며, 이에 따라, 소자분리막과 기판 액티브 영역 경계어서의 모트 발생을 억제할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 필드 영역 및 액티브 영역을 갖는 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한 후, 이들을 패터닝하여 기판 필드 영역을 노출시킨다. 그런다음, 노출된 기판 필드 영역을 식각하여 트렌치(24)를 형성하고, 이어서, 기판 결과물 상에 질화막(SiN) 또는 질산화막(SiON)으로 이루어진 절연막(25)을 증착한다.
여기서, 상기 절연막(25)은 후속 세정시 각종 세정 용액으로부터 상기 패드산화막(22)의 측벽을 보호하기 위해 증착해 준 것이다.
도 2b를 참조하면, 트렌치 식각시의 데미지를 보상하면서 실리콘 기판(21)과 절연막(25)간의 스트레스(stress)를 완화시키기 위해 상기 기판 결과물에 대해 H2분위기에서 스팀 어닐링(steam annealing)을 수행하고, 이를 통해, 트렌치(24)의 표면과 절연막(25)의 계면에 산화막(26)을 형성한다.
이때, 상기 산화막(26)은 트렌치 표면에서의 실리콘 기판 부분과 절연막(25)이 모두 산화되어 형성된 것이므로, 기판 결과물은 종래의 희생산화 및 월 산화 공정을 진행한 것과 동일 효과를 갖게 된다.
여기서, 상기 스팀 어닐링 대신에 습식 방식의 산화 공정을 수행하는 것도 가능하다.
도 2c를 참조하면, 트렌치를 완전 매립하도록 상기 절연막(25) 상에, 예컨데, HDP-산화막(27)을 증착한다.
도 2d를 참조하면, 절연막이 노출되도록 HDP-산화막의 표면을 CMP한다. 그런다음, 노출된 절연막 부분과 패드 질화막을 식각 제거하고, 이를 통해, 트렌치형의 소자분리막(27a)을 형성한다.
도 2e를 참조하면, 후속 웰 이온주입시의 버퍼 산화막 형성을 위한 산화 공정을 위해 기판 결과물을 세정하고, 이를 통해, 패드 산화막을 제거하면서 본 발명에 따른 소자분리막(27a)의 형성을 완성한다.
전술한 바와 같은 본 발명의 방법에 따르면, 희생산화 및 월 산화 공정시의 세정 공정이 생략되었을 뿐만 아니라, 상기 기판 세정시, 패드 산화막의 측벽이 절연막에 의해 감싸져 있으므로, 상기 패드 산화막의 손실이 일어나지 않는다.
따라서, STI 공정시 소자분리막과 기판 액티브 영역 경계에서의 모트 발생은 최대한 억제되며, 또한, 비록 모트가 발생되더라도 그 깊이가 깊지 않아 소자 특성및 제조수율에는 영향을 미치지 않게 된다.
결국, 본 발명은 소자분리막을 형성하기 위해 STI 공정을 이용하면서도 모트 발생으로부터 자유로울 수 있으며, 그래서, 소자 특성 및 제조수율을 확보할 수 있다.
이상에서와 같이, 본 발명은 희생산화 및 월 산화 공정을 생략함과 동시에 패드 산화막의 측벽이 절연막에 의해 감싸지도록 함으로써, 기판 세정시, 상기 패드 산화막의 측벽이 손실되는 것을 방지할 수 있으며, 이에 따라, 모트 발생을 최대한 억제할 수 있다.
따라서, 본 발명은 모트에 기인하는 소자 특성 저하를 방지할 수 있으며, 아울로, 제조수율 저하를 방지할 수 있고, 이는 소자 특성 및 제조수율의 확보를 통해 고집적 소자의 제공을 용이하게 할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 실리콘 기판 상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계;
    상기 패드 질화막과 패드 산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계;
    상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면 및 패드 질화막 상에 절연막을 증착하는 단계;
    상기 기판 결과물을 스팀 어닐링(steam annealing)하여 트렌치 표면과 절연막의 계면에 산화막을 형성하는 단계;
    상기 트렌치를 완전 매립하도록 절연막 상에 HDP-산화막을 증착하는 단계;
    상기 절연막이 노출되도록 HDP-산화막을 CMP하는 단계;
    상기 노출된 절연막 부분과 패드 질화막을 제거하는 단계; 및
    상기 패드 산화막이 제거되도록 기판 결과물을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 절연막은 질화막(SiN) 또는 질산화막(SiON)인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 스팀 어닐링은 H2 분위기로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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