KR100459929B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 험프 현상의 발생을 억제하면서 제조 공정을 단순화시킬 수 있는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막, 패드질화막 및 TEOS 산화막을 차례로 형성하는 단계; 상기 TEOS 산화막을 패터닝하여 소자분리막 형성 영역을 한정하는 단계; 상기 패터닝된 TEOS 산화막을 이용해서 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 상단 가장자리의 패드산화막 부분을 식각하는 단계; 상기 기판 결과물을 열산화시켜, 상기 트렌치 표면에 열산화막을 형성함과 동시에 상기 트렌치 상단 가장자리에 버즈-빅을 형성하는 단계; 상기 트렌치가 매립되도록 기판 상에 산화막을 증착하는 단계; 상기 패드산화막을 연마정지층으로 이용해서 상기 산화막과 TEOS 산화막을 연마하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 버즈-빅의 형성을 통해 트렌치의 라운딩 효과를 높일 수 있으며, 이에 따라, 험프 현상의 발생을 억제시킬 수 있고, 또한, 라운딩 효과를 높이기 위해 일부 공정들을 생략할 수 있으며, 이에 따라, 제조 공정을 단순화시킬 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정에서 험프(Hump) 발생을 억제하면서 공정 단순화를 이룰 수 있는 소자분리막 형성방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.

따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13) 및 TEOS(Tetra Ethyl Orthor Silicate) 산화막(14)을 차례로 형성한다. 그런다음, 공지의 포토리소그라피 공정에 따라 상기 TEOS 산화막(14)을 패터닝한다.

도 1b를 참조하면, 상기 패터닝된 TEOS 산화막(14)을 식각 장벽으로 이용해서 그 아래의 패드질화막(13) 및 패드산화막(12)을 식각하고, 이어, 노출된 기판 부분을 식각하여 소자분리 영역에 해당하는 기판 부분에 트렌치(15)를 형성한다. 그런다음, 산화막의 습식 식각과 질화막의 풀 백(pull back) 공정을 행하고, 연이어, 기판 결과물에 대해 케미컬 건식 식각을 행하여 트렌치(15)의 가장자리 부분을 라운드(round)지게 만든다.

도 1c를 참조하면, 트렌치 형성을 위한 식각시의 식각 데미지(etch damage)를 회복시키기 위해 상기 기판 결과물에 대해 희생산화 공정을 진행하고, 이 결과로서, 상기 트렌치(15)의 표면에 선형의 산화막(16)을 형성한다. 그런다음, 상기 트렌치(15)가 완전 매립되도록 기판(11) 상에 산화막(17)을 증착한다.

도 1d를 참조하면, 패드질화막(13)을 연마정지층으로 하여 산화막(17) 및 TEOS 산화막(14)을 CMP(Chemical Mechanical Polishing) 공정으로 연마하고, 이를 통해, 트렌치형의 소자분리막(17a)을 형성한다.

도 1e를 참조하면, 습식 식각을 통해 패드질화막과 패드산화막을 차례로 제거하고, 이어서, 트렌치에 매립된 산화막의 치밀화를 위해, 즉, 소자분리막(18) 가장자리에서의 디보트 깊이(Divot depth)의 증가를 억제하기 위해 추가로 산화 공정을 진행한다.

그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법은 소자분리막 가장자리의 라운딩 정도가 불량하여 디보트 깊이의 증가를 억제함에 어려움이 있고, 이로 인해, 소자 동작시에 험프(Hump) 현상이 유발되어 비정상적인소자 동작을 야기하는 문제점이 있다.

또한, 종래의 소자분리막 형성방법은 소자분리막 가장자리의 라운딩을 위해 산화 공정을 추가해야 하므로, 제조 공정이 복잡한 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 디보트 깊이의 증가를 줄일 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명은 제조 공정을 단순화시킬 수 있는 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.

도 1a 내지 도 1e는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 실리콘 기판 22 : 패드산화막

23 : 패드질화막 24 : TEOS 산화막

25 : 트렌치 26 : 열산화막

26a ; 버즈-빅 27 : 산화막

28 : 소자분리막

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 패드산화막, 패드질화막 및 TEOS 산화막을 차례로 형성하는 단계; 상기 TEOS 산화막을 패터닝하여 소자분리막 형성 영역을 한정하는 단계; 상기 패터닝된 TEOS 산화막을 이용해서 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 상단 가장자리의 패드산화막 부분을 식각하는 단계; 상기 기판 결과물을 열산화시켜, 상기 트렌치 표면에 열산화막을 형성함과 동시에 상기 트렌치 상단 가장자리에 버즈-빅을 형성하는 단계; 상기 트렌치가 매립되도록 기판 상에 산화막을 증착하는 단계; 상기 패드산화막을 연마정지층으로 이용해서 상기 산화막과 TEOS 산화막을 연마하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

여기서, 본 발명의 방법은 상기 트렌치 상단 가장자리의 패드산화막 부분을식각하는 단계 후, 그리고, 상기 버즈-빅을 형성하는 단계 전, 상기 트렌치 상단 가장자리의 라운딩 효과를 높이기 위해 케미컬 건식 식각을 수행하는 단계를 더 포함한다.

본 발명에 따르면, 버즈-빅의 형성을 통해 소자분리막 가장자리의 라운딩 효과를 높일 수 있으며, 이에 따라, 험프 현상을 억제할 수 있고, 또한, 일부 공정들의 생략을 통해 제조 공정의 단순화를 얻을 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 TEOS 산화막(24)을 차례로 형성한다. 그런다음, 소자분리막 형성 영역을 한정하도록 공지의 포토리소그라피 공정으로 상기 TEOS 산화막(24)을 패터닝한다.

도 2b를 참조하면, 소자분리막이 형성될 기판 부분이 노출되도록 패터닝된 TEOS 산화막(24)을 이용해서 그 아래의 패드질화막(23) 및 패드산화막(22)을 식각하고, 연이어, 노출된 기판 부분을 식각하여 트렌치(25)를 형성한다. 그런다음, 습식 식각을 공정을 행하여 트렌치(25) 상단 가장자리의 패드산화막 부분을 제거한다.

도 2c를 참조하면, 상기 단계까지의 기판 결과물에 대해 O₂분위기의 고온으로 열산화 공정을 행하여 트렌치(25)의 표면에 열산화막(26)을 형성하면서, 공지의 LOCOS 공정에서와 같이, 상기 트렌치(25)의 상단 가장자리 부분에 버즈-빅(birs's beak : 25a)을 형성한다. 그런다음, 상기 트렌치(25)를 완전 매립하도록 기판(21) 상에 두껍게 산화막(27)을 증착한다.

도 2d를 참조하면, 패드질화막(23)을 연마정지층으로 해서 상기 산화막(27) 및 TEOS 산화막(24)을 연마하고, 이를 통해, 트렌치형의 소자분리막(28)을 형성한다.

도 2e를 참조하면, 습식 식각 공정을 통해 패드질화막과 패드산화막을 차례로 제거하고, 이 결과로서, 본 발명에 따른 소자분리막(28)의 형성을 완성한다.

전술한 바와 같은 본 발명의 방법에 있어서, 상기 열산화 공정을 통해 트렌치의 가장자리에 버즈-빅을 형성하게 되면, 상기 버즈-빅에 의해 트렌치 상단 가장자리에서 충분히 라운딩 효과를 얻을 수 있기 때문에, 상기 트렌치 상단 가장자리의 라운딩 효과를 높이기 위해 수행하는 후속 공정, 즉, 케미컬 건식 식각은 수행할 필요가 없다.

또한, 상기 트렌치 상단 가장자리에 버즈-빅을 형성하는 경우에는 그 자체로 트렌치 가장자리에서의 충분한 라운딩 효과를 얻을 수 있으므로, 후속에서 트렌치에 매립된 산화막을 치밀화시키기 위한 산화 공정도 수행할 필요가 없게 된다.

결국, 본 발명의 방법은 상기 버즈-빅의 형성을 통해 트렌치의 상단 가장자리가 충분히 라운딩지도록 할 수 있으며, 이와 동시에, 케미털 건식 식각 공정 및 산화 공정을 생략할 수 있다.

한편, 상기 케미컬 건식 식각은 바람직하게 수행하지 않지만, 보다 개선된 트렌치 상단 가장자리의 라운딩 효과를 얻기 위해 수행하는 것도 가능하다.

이상에서와 같이, 본 발명은 STI 공정으로 소자분리막을 형성하되, 트렌치 형성 이후에 열산화 공정을 행하여 트렌치 상단 가장자리에 버즈-빅을 형성해줌으로써, 소자분리막 가장자리의 라운딩 효과를 높일 수 있는 것에 의해 험프 발생을 억제할 수 있으며, 그래서, 소자의 동작 특성을 향상시킬 수 있다.

또한, 본 발명은 버즈-빅의 형성을 통해 소자분리막 가장자리에서의 라운딩 효과를 높일 수 있기 때문에 상기 소자분리막 가장자리의 라운딩 효과를 높이기 위한 소정 공정들을 생략할 수 있으며, 그래서, 제조 공정의 단순화를 얻을 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

1. 실리콘 기판 상에 패드산화막, 패드질화막 및 TEOS 산화막을 차례로 형성하는 단계;

   상기 TEOS 산화막을 패터닝하여 소자분리막 형성 영역을 한정하는 단계;

   상기 패터닝된 TEOS 산화막을 이용해서 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 상단 가장자리의 패드산화막 부분을 식각하는 단계;

   상기 기판 결과물을 열산화시켜, 상기 트렌치 표면에 열산화막을 형성함과 동시에 상기 트렌치 상단 가장자리에 버즈-빅을 형성하는 단계;

   상기 트렌치가 매립되도록 기판 상에 산화막을 증착하는 단계;

   상기 패드산화막을 연마정지층으로 이용해서 상기 산화막과 TEOS 산화막을 연마하는 단계; 및

   상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 트렌치 상단 가장자리의 패드산화막 부분을 식각하는 단계 후, 그리고, 상기 버즈-빅을 형성하는 단계 전, 상기 트렌치 상단 가장자리의 라운딩 효과를 높이기 위해 케미컬 건식 식각을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.