JP2001044273A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 高温のドライ酸化にみられるような上記ファ
セットによる転位ループの発生を抑制して電気特性の悪
化を防止すると共に、従来のウェット酸化ではトレンチ
縁部の形状が十分丸くできないことに起因するＳＴＩの
ハンプによるトランジスタのリーク電流の増加およびオ
ン・オフ特性の劣化を防止することのできるトレンチ形
成工程を有する半導体装置の製造方法を提供する。 【解決手段】 シリコン基板１上に順次パッド酸化膜
２、窒化膜３、酸化膜４を積層し、開口６を形成した
後、パッド酸化膜２をサイドエッチし、サイドエッチさ
れたパッド酸化膜２をマスクにシリコン基板１を等方性
エッチングして浅い溝７を形成し、酸化膜４をマスクに
トレンチ８を形成し、トレンチ内をウェット酸化して熱
酸化膜９を形成し、トレンチ内に絶縁物を埋め込み、平
坦化してトレンチ素子分離を形成する。
セットによる転位ループの発生を抑制して電気特性の悪
化を防止すると共に、従来のウェット酸化ではトレンチ
縁部の形状が十分丸くできないことに起因するＳＴＩの
ハンプによるトランジスタのリーク電流の増加およびオ
ン・オフ特性の劣化を防止することのできるトレンチ形
成工程を有する半導体装置の製造方法を提供する。 【解決手段】 シリコン基板１上に順次パッド酸化膜
２、窒化膜３、酸化膜４を積層し、開口６を形成した
後、パッド酸化膜２をサイドエッチし、サイドエッチさ
れたパッド酸化膜２をマスクにシリコン基板１を等方性
エッチングして浅い溝７を形成し、酸化膜４をマスクに
トレンチ８を形成し、トレンチ内をウェット酸化して熱
酸化膜９を形成し、トレンチ内に絶縁物を埋め込み、平
坦化してトレンチ素子分離を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチ素子分離領域の形成方法に関す
る。
法に関し、特にトレンチ素子分離領域の形成方法に関す
る。
【０００２】
【従来の技術】半導体素子の微細化や高速化を図る上
で、素子分離の間隔を狭めることが必要になっている。
従来、素子分離領域を形成する方法としては、ＬＯＣＯ
Ｓ法が一般的であったが、このような微細化の要求には
十分対応できない。そこで、このＬＯＣＯＳ法に代わる
方法として、最近、ＳＴＩ（Shallow Trench Isolatio
n）が注目されている。
で、素子分離の間隔を狭めることが必要になっている。
従来、素子分離領域を形成する方法としては、ＬＯＣＯ
Ｓ法が一般的であったが、このような微細化の要求には
十分対応できない。そこで、このＬＯＣＯＳ法に代わる
方法として、最近、ＳＴＩ（Shallow Trench Isolatio
n）が注目されている。
【０００３】従来のＳＴＩでは、シリコン基板などの半
導体基板上に薄いパッド酸化膜、窒化膜を積層し、フォ
トリソグラフィー法により素子分離する領域を開口した
レジストマスクを形成し、これをマスクに窒化膜、パッ
ド酸化膜、半導体基板を異方性エッチングして、溝（ト
レンチ）を形成し、レジストマスクを除去した後、絶縁
性物質を全面に堆積し、窒化膜をストッパとして化学機
械研磨（Chemical Mechanical Polishing: ＣＭＰ）に
より、前記トレンチに絶縁物質を埋め込んで素子分離を
形成していた。
導体基板上に薄いパッド酸化膜、窒化膜を積層し、フォ
トリソグラフィー法により素子分離する領域を開口した
レジストマスクを形成し、これをマスクに窒化膜、パッ
ド酸化膜、半導体基板を異方性エッチングして、溝（ト
レンチ）を形成し、レジストマスクを除去した後、絶縁
性物質を全面に堆積し、窒化膜をストッパとして化学機
械研磨（Chemical Mechanical Polishing: ＣＭＰ）に
より、前記トレンチに絶縁物質を埋め込んで素子分離を
形成していた。
【０００４】トレンチ内に絶縁物を埋め込む際に、トレ
ンチ形成の際のエッチングダメージを解消する目的でト
レンチ内壁を熱酸化することが一般的に行われている。
ンチ形成の際のエッチングダメージを解消する目的でト
レンチ内壁を熱酸化することが一般的に行われている。
【０００５】このようなトレンチ素子分離を用いた半導
体装置では、トレンチ素子分離領域に接してトランジス
タなどが形成されるが、この時、トレンチ縁部の形状が
鋭角であると、その部分で電界集中を起こし、トランジ
スタの閾値特性が悪化するするという問題がある。つま
り、図５（ａ）に示すように、トレンチ素子分離で区画
された素子領域５２において、ゲート電極５１はトレン
チ素子分離領域にも架かって形成されるが、そのとき、
トレンチ縁部に隣接してサブチャネル５３が形成され、
メインのチャネルとサブチャネルとのゲート電圧に対す
るドレイン電流特性が異なることから、図５（ｂ）に示
すように通常の閾値電圧を有するメインのチャネルと活
性領域の縁部に寄生する相対的に低い閾値電圧を有する
サブチャネルによって前記トランジスタは、動作中に閾
値電圧が変化するようになり、サブチャネルによる閾値
領域で電流のハンプ現象を起こす。従って、トランジス
タのリーク電流の増加およびオン・オフ特性の劣化を招
く。このような問題点は、素子のチャネル幅が狭くなる
ほど、即ち、集積度が高くなるほど顕著になる。
体装置では、トレンチ素子分離領域に接してトランジス
タなどが形成されるが、この時、トレンチ縁部の形状が
鋭角であると、その部分で電界集中を起こし、トランジ
スタの閾値特性が悪化するするという問題がある。つま
り、図５（ａ）に示すように、トレンチ素子分離で区画
された素子領域５２において、ゲート電極５１はトレン
チ素子分離領域にも架かって形成されるが、そのとき、
トレンチ縁部に隣接してサブチャネル５３が形成され、
メインのチャネルとサブチャネルとのゲート電圧に対す
るドレイン電流特性が異なることから、図５（ｂ）に示
すように通常の閾値電圧を有するメインのチャネルと活
性領域の縁部に寄生する相対的に低い閾値電圧を有する
サブチャネルによって前記トランジスタは、動作中に閾
値電圧が変化するようになり、サブチャネルによる閾値
領域で電流のハンプ現象を起こす。従って、トランジス
タのリーク電流の増加およびオン・オフ特性の劣化を招
く。このような問題点は、素子のチャネル幅が狭くなる
ほど、即ち、集積度が高くなるほど顕著になる。
【０００６】そこで、従来、このようなＳＴＩにおける
ハンプの発生を防止するため、トレンチ縁部を丸める方
法が提案されている。通常、トレンチ縁部を丸めるに
は、上記のトレンチ内部の熱酸化を高温で行う方法が採
られていた。
ハンプの発生を防止するため、トレンチ縁部を丸める方
法が提案されている。通常、トレンチ縁部を丸めるに
は、上記のトレンチ内部の熱酸化を高温で行う方法が採
られていた。
【０００７】しかしながら、図３に示すように、半導体
基板として通常使用されている（１１１）シリコン基板
３１を用いた場合、高温（１１００℃程度）での熱酸化
ではトレンチ底の角部に＜１１１＞面の結晶面３３（フ
ァセット）が出現し、熱酸化膜の応力によって転位が発
生してしまう。これが転位ループ３２として後工程で形
成されるトランジスタのソース・ドレイン領域まで達
し、電気特性が悪化するという問題がある。
基板として通常使用されている（１１１）シリコン基板
３１を用いた場合、高温（１１００℃程度）での熱酸化
ではトレンチ底の角部に＜１１１＞面の結晶面３３（フ
ァセット）が出現し、熱酸化膜の応力によって転位が発
生してしまう。これが転位ループ３２として後工程で形
成されるトランジスタのソース・ドレイン領域まで達
し、電気特性が悪化するという問題がある。
【０００８】一方、ウェット酸化はドライ酸化と比較し
て酸化膜成長速度が速く、所望の膜厚の熱酸化膜を得る
に際しては、酸化時間が同じであれば、より低温での熱
酸化が可能である。低温のウェット酸化ではファセット
は発生しにくくなるが、図４に示すように、膜厚の均一
性がドライ酸化と比較してやや劣っており、またトレン
チ縁部４１を十分に丸めることができず、上記のハンプ
発生を防止することができない。
て酸化膜成長速度が速く、所望の膜厚の熱酸化膜を得る
に際しては、酸化時間が同じであれば、より低温での熱
酸化が可能である。低温のウェット酸化ではファセット
は発生しにくくなるが、図４に示すように、膜厚の均一
性がドライ酸化と比較してやや劣っており、またトレン
チ縁部４１を十分に丸めることができず、上記のハンプ
発生を防止することができない。
【０００９】ところで、特開平１１−１３５６０８号公
報、同１１−１３５６０９号公報、同１１−１３５６１
０号公報には、トレンチ形成時の異方性エッチングによ
るシリコン基板へのダメージを素子形成領域から遠ざけ
るために、開口に露出した半導体基板を等方的にエッチ
ングして、異方性エッチングのハードマスクとなるシリ
コン酸化膜を庇状に張り出させ、これを用いて異方性エ
ッチングしてトレンチを形成する方法が提案されてい
る。例えば、特開平１１−１３５６０８号公報を例に説
明すると、まず、図６（ａ）に示すように、Ｓｉ基板１
などの半導体基板上に薄いパッド酸化膜２を熱酸化法な
どにより形成し、続いて、シリコン窒化膜３をＬＰＣＶ
Ｄ法などにより所望の厚みに形成する。更にその上にシ
リコン酸化膜４をＬＰＣＶＤ法などにより１０００〜２
０００Å程度の厚みに形成する。続いて、レジストを塗
布し、通常のフォトリソ工程により素子分離を形成する
部分を開口するようにレジストマスク５を形成し、これ
をマスクに酸化膜４をドライエッチングする。レジスト
マスクを除去した後、パターン化された酸化膜４をマス
クに窒化膜３、パッド酸化膜を順次ドライエッチング
し、更に、露出したシリコン基板表面を浅く（３００〜
１０００Å）ドライエッチングして開口６’を形成する
（図６（ｂ））。続いて露出したＳｉ基板１表面を熱酸
化し、１００〜２００Åの熱酸化膜１１を形成し（図６
（ｃ））、該熱酸化膜１１を除去して、浅い溝７’を形
成すると共に、シリコン窒化膜及びシリコン酸化膜を庇
状に張り出させておく（図６（ｄ））。前記酸化膜４を
マスクに露出したＳｉ基板１表面をドライエッチングし
て２０００〜４０００Å程度のトレンチ８を形成する
（図７（ａ））。この後、トレンチ内部を９００℃以上
のドライ酸化或いは８００℃以上のウェット酸化により
熱酸化して、１００〜２００Åの熱酸化膜９を形成し
（図７（ｂ））、ＣＶＤ法により全面に厚いＣＶＤ酸化
膜１０を堆積し（図７（ｃ））、窒化膜３をストッパと
して化学機械研磨（ＣＭＰ）法にてＣＶＤ酸化膜１０を
研磨する（図７（ｄ））ことでトレンチ素子分離を形成
する方法である。
報、同１１−１３５６０９号公報、同１１−１３５６１
０号公報には、トレンチ形成時の異方性エッチングによ
るシリコン基板へのダメージを素子形成領域から遠ざけ
るために、開口に露出した半導体基板を等方的にエッチ
ングして、異方性エッチングのハードマスクとなるシリ
コン酸化膜を庇状に張り出させ、これを用いて異方性エ
ッチングしてトレンチを形成する方法が提案されてい
る。例えば、特開平１１−１３５６０８号公報を例に説
明すると、まず、図６（ａ）に示すように、Ｓｉ基板１
などの半導体基板上に薄いパッド酸化膜２を熱酸化法な
どにより形成し、続いて、シリコン窒化膜３をＬＰＣＶ
Ｄ法などにより所望の厚みに形成する。更にその上にシ
リコン酸化膜４をＬＰＣＶＤ法などにより１０００〜２
０００Å程度の厚みに形成する。続いて、レジストを塗
布し、通常のフォトリソ工程により素子分離を形成する
部分を開口するようにレジストマスク５を形成し、これ
をマスクに酸化膜４をドライエッチングする。レジスト
マスクを除去した後、パターン化された酸化膜４をマス
クに窒化膜３、パッド酸化膜を順次ドライエッチング
し、更に、露出したシリコン基板表面を浅く（３００〜
１０００Å）ドライエッチングして開口６’を形成する
（図６（ｂ））。続いて露出したＳｉ基板１表面を熱酸
化し、１００〜２００Åの熱酸化膜１１を形成し（図６
（ｃ））、該熱酸化膜１１を除去して、浅い溝７’を形
成すると共に、シリコン窒化膜及びシリコン酸化膜を庇
状に張り出させておく（図６（ｄ））。前記酸化膜４を
マスクに露出したＳｉ基板１表面をドライエッチングし
て２０００〜４０００Å程度のトレンチ８を形成する
（図７（ａ））。この後、トレンチ内部を９００℃以上
のドライ酸化或いは８００℃以上のウェット酸化により
熱酸化して、１００〜２００Åの熱酸化膜９を形成し
（図７（ｂ））、ＣＶＤ法により全面に厚いＣＶＤ酸化
膜１０を堆積し（図７（ｃ））、窒化膜３をストッパと
して化学機械研磨（ＣＭＰ）法にてＣＶＤ酸化膜１０を
研磨する（図７（ｄ））ことでトレンチ素子分離を形成
する方法である。
【００１０】しかしながら、これらの従来技術では、前
記のハンプや、ファセットの問題について言及されてい
ない。
記のハンプや、ファセットの問題について言及されてい
ない。
【００１１】
【発明が解決しようとする課題】本発明の目的は、高温
のドライ酸化にみられるような上記ファセットによる転
位ループの発生を抑制して電気特性の悪化を防止すると
共に、従来のウェット酸化ではトレンチ縁部の形状が十
分丸くできないことに起因するＳＴＩのハンプによるト
ランジスタのリーク電流の増加およびオン・オフ特性の
劣化を防止することのできるトレンチ形成工程を有する
半導体装置の製造方法を提供するものである。
のドライ酸化にみられるような上記ファセットによる転
位ループの発生を抑制して電気特性の悪化を防止すると
共に、従来のウェット酸化ではトレンチ縁部の形状が十
分丸くできないことに起因するＳＴＩのハンプによるト
ランジスタのリーク電流の増加およびオン・オフ特性の
劣化を防止することのできるトレンチ形成工程を有する
半導体装置の製造方法を提供するものである。
【００１２】
【課題を解決するための手段】本発明者は、上記課題を
解決するべく鋭意検討した結果、トレンチ縁部に当たる
部分を予め等方性エッチングで除去しておき、その後異
方性エッチングでトレンチを形成しておくことで、その
後の低温でのウェット熱酸化によってもトレンチ縁部を
丸くすることができ、低温熱酸化であるためにファセッ
トの発生を防止できることを見出した。
解決するべく鋭意検討した結果、トレンチ縁部に当たる
部分を予め等方性エッチングで除去しておき、その後異
方性エッチングでトレンチを形成しておくことで、その
後の低温でのウェット熱酸化によってもトレンチ縁部を
丸くすることができ、低温熱酸化であるためにファセッ
トの発生を防止できることを見出した。
【００１３】すなわち、本発明は、半導体基板上に、パ
ッド酸化膜、シリコン窒化膜を順次成膜する工程、シリ
コン窒化膜上にレジストを塗布し、トレンチ形成のため
のパターンを形成する工程、形成されたレジストパター
ンをマスクとして、シリコン窒化膜、パッド酸化膜を順
次エッチングして、開口を形成する工程、該開口部内に
露出したパッド酸化膜をウェットエッチングによりサイ
ドエッチングし、更に開口部底に露出した半導体基板表
面を等方性エッチングして半導体基板表面に浅い溝を形
成する工程、シリコン基板を異方性エッチングして、深
い溝を形成する工程、該溝内に低温のウエット酸化によ
り熱酸化膜を形成する工程、前記溝を埋めるように全面
に絶縁物を堆積する工程、前記シリコン窒化膜をストッ
パとして絶縁物をＣＭＰ研磨して平坦化する工程とを有
することを特徴とする半導体装置の製造方法である。
ッド酸化膜、シリコン窒化膜を順次成膜する工程、シリ
コン窒化膜上にレジストを塗布し、トレンチ形成のため
のパターンを形成する工程、形成されたレジストパター
ンをマスクとして、シリコン窒化膜、パッド酸化膜を順
次エッチングして、開口を形成する工程、該開口部内に
露出したパッド酸化膜をウェットエッチングによりサイ
ドエッチングし、更に開口部底に露出した半導体基板表
面を等方性エッチングして半導体基板表面に浅い溝を形
成する工程、シリコン基板を異方性エッチングして、深
い溝を形成する工程、該溝内に低温のウエット酸化によ
り熱酸化膜を形成する工程、前記溝を埋めるように全面
に絶縁物を堆積する工程、前記シリコン窒化膜をストッ
パとして絶縁物をＣＭＰ研磨して平坦化する工程とを有
することを特徴とする半導体装置の製造方法である。
【００１４】
【発明の実施の形態】本発明においては、トレンチ形成
時に絶縁物ハードマスク開口面に露出する最下層のパッ
ド酸化膜にサイドエッチングを施し、これをマスクにシ
リコン基板を等方性エッチングして浅い溝を形成してい
るため、パッド酸化膜のサイドエッチング量を調整する
ことにより、容易にシリコン基板の等方性エッチングに
よるハードマスク下への入り込み量を調整することがで
きる。
時に絶縁物ハードマスク開口面に露出する最下層のパッ
ド酸化膜にサイドエッチングを施し、これをマスクにシ
リコン基板を等方性エッチングして浅い溝を形成してい
るため、パッド酸化膜のサイドエッチング量を調整する
ことにより、容易にシリコン基板の等方性エッチングに
よるハードマスク下への入り込み量を調整することがで
きる。
【００１５】ここで、パッド酸化膜に施すサイドエッチ
ングの開口端面からの距離（サイドエッチング量）は、
あまり少なすぎると、シリコン基板の等方性エッチング
によって形成する浅い溝のハードマスク下への入り込み
量が少なくなってしまう。もちろん、等方性エッチング
によるエッチング量を多くすれば入り込み量を確保する
ことができるが、その分溝深さが深くなってしまう。サ
イドエッチング量としては、５０〜３００Å、より好ま
しくは５０〜２００Åである。
ングの開口端面からの距離（サイドエッチング量）は、
あまり少なすぎると、シリコン基板の等方性エッチング
によって形成する浅い溝のハードマスク下への入り込み
量が少なくなってしまう。もちろん、等方性エッチング
によるエッチング量を多くすれば入り込み量を確保する
ことができるが、その分溝深さが深くなってしまう。サ
イドエッチング量としては、５０〜３００Å、より好ま
しくは５０〜２００Åである。
【００１６】本発明においてハードマスク形成時の異方
性エッチングでは、パッド酸化膜を完全に除去してシリ
コン基板を露出させても良いが、完全に除去せずにシリ
コン基板表面に薄いパッド酸化膜が残った状態のままで
あっても、パッド酸化膜のサイドエッチングの際のウェ
ットエッチングで除去することができる。
性エッチングでは、パッド酸化膜を完全に除去してシリ
コン基板を露出させても良いが、完全に除去せずにシリ
コン基板表面に薄いパッド酸化膜が残った状態のままで
あっても、パッド酸化膜のサイドエッチングの際のウェ
ットエッチングで除去することができる。
【００１７】続いて、シリコン基板の等方性エッチング
により浅い溝を形成するが、その際の等方性エッチング
は、プラズマエッチング等のドライエッチング、アンモ
ニア及び過酸化水素を用いたウェットエッチングのいず
れの方法でも良い。又、溝の深さとしては１００〜５０
０Å、より好ましくは１００〜３００Åである。
により浅い溝を形成するが、その際の等方性エッチング
は、プラズマエッチング等のドライエッチング、アンモ
ニア及び過酸化水素を用いたウェットエッチングのいず
れの方法でも良い。又、溝の深さとしては１００〜５０
０Å、より好ましくは１００〜３００Åである。
【００１８】シリコン基板へのトレンチ形成のための異
方性エッチングは、ハードマスク形成時のレジストマス
クをマスクとして行っても、レジストマスクを除去して
窒化膜をマスクとして行っても良いが、好ましくは、窒
化膜上に更にシリコン酸化膜を形成しておき、レジスト
除去後にこのシリコン酸化膜をマスクにシリコン基板へ
の異方性エッチングを行うのが望ましい。尚、異方性エ
ッチング時のマスクとしてレジストマスクを使用する場
合、その前に実施する等方性エッチングは、ウェットエ
ッチングではレジストマスクが剥離してしまうため、ド
ライエッチングで行う。
方性エッチングは、ハードマスク形成時のレジストマス
クをマスクとして行っても、レジストマスクを除去して
窒化膜をマスクとして行っても良いが、好ましくは、窒
化膜上に更にシリコン酸化膜を形成しておき、レジスト
除去後にこのシリコン酸化膜をマスクにシリコン基板へ
の異方性エッチングを行うのが望ましい。尚、異方性エ
ッチング時のマスクとしてレジストマスクを使用する場
合、その前に実施する等方性エッチングは、ウェットエ
ッチングではレジストマスクが剥離してしまうため、ド
ライエッチングで行う。
【００１９】このようにして、トレンチを形成した後、
トレンチ内に露出したシリコン基板表面に低温のウエッ
ト酸化により熱酸化膜を形成する。ウェット酸化法とし
ては従来公知のウェットＯ2酸化やスチーム酸化を採用
することができる。ウェット酸化温度としては、８００
〜１０００℃、より好ましくは８００〜９００℃の温度
範囲で行うのが望ましい。ここでは、熱酸化膜として１
００〜５００Å程度の膜厚に形成する。例えば、スチー
ム酸化では９００℃で５分程度、８００℃では１０〜２
０分程度行えばよい。
トレンチ内に露出したシリコン基板表面に低温のウエッ
ト酸化により熱酸化膜を形成する。ウェット酸化法とし
ては従来公知のウェットＯ2酸化やスチーム酸化を採用
することができる。ウェット酸化温度としては、８００
〜１０００℃、より好ましくは８００〜９００℃の温度
範囲で行うのが望ましい。ここでは、熱酸化膜として１
００〜５００Å程度の膜厚に形成する。例えば、スチー
ム酸化では９００℃で５分程度、８００℃では１０〜２
０分程度行えばよい。
【００２０】続いて、従来法と同様にトレンチ内にＣＶ
Ｄ酸化膜などの絶縁物を埋め込み、窒化膜をストッパと
してＣＭＰ研磨して、絶縁物をトレンチ内に埋め込む。
Ｄ酸化膜などの絶縁物を埋め込み、窒化膜をストッパと
してＣＭＰ研磨して、絶縁物をトレンチ内に埋め込む。
【００２１】本発明では、シリコン基板に等方性エッチ
ングにより浅い溝を形成しているので、低温のウェット
酸化によってもトレンチ縁部を丸くすることができ、し
かもトレンチ底ではファセットの発生が防止できるの
で、転位ループが発生することもない。
ングにより浅い溝を形成しているので、低温のウェット
酸化によってもトレンチ縁部を丸くすることができ、し
かもトレンチ底ではファセットの発生が防止できるの
で、転位ループが発生することもない。
【００２２】
【実施例】以下、実施例により本発明を具体的に説明す
るが、本発明はこれらの実施例のみに限定されるもので
はない。
るが、本発明はこれらの実施例のみに限定されるもので
はない。
【００２３】実施例１ 図面を参照して本発明の第１の実施例を説明する。図
１、２は、本発明の第１の実施例に係る半導体装置の製
造方法の工程断面図である。
１、２は、本発明の第１の実施例に係る半導体装置の製
造方法の工程断面図である。
【００２４】まず、Ｓｉ基板１を９００℃、Ｈ2−Ｏ2雰
囲気中で熱酸化して、２００Å程度の厚みのパッド酸化
膜２を形成し、その上に、シラン及びアンモニアを原料
ガスとして、７００〜８００℃程度の温度範囲でＬＰＣ
ＶＤ法により窒化膜（Ｓｉ3Ｎ4）膜３を１５００Å程度
の厚みに成膜する。更に、ＴＥＯＳを原料として６５０
〜７００℃の温度範囲でＬＰＣＶＤ法により５００Å程
度の膜厚のＣＶＤシリコン酸化膜（ＳｉＯ2）膜４を形
成する（図１（ａ））。
囲気中で熱酸化して、２００Å程度の厚みのパッド酸化
膜２を形成し、その上に、シラン及びアンモニアを原料
ガスとして、７００〜８００℃程度の温度範囲でＬＰＣ
ＶＤ法により窒化膜（Ｓｉ3Ｎ4）膜３を１５００Å程度
の厚みに成膜する。更に、ＴＥＯＳを原料として６５０
〜７００℃の温度範囲でＬＰＣＶＤ法により５００Å程
度の膜厚のＣＶＤシリコン酸化膜（ＳｉＯ2）膜４を形
成する（図１（ａ））。
【００２５】続いて、酸化膜４上にレジストを塗布し、
フォトリソ工程により所定のパターンを形成してレジス
トマスク５とし、このレジストマスク５をマスクとして
酸化膜４、窒化膜３、パッド酸化膜２をそれぞれ異方性
ドライエッチングし、開口６を形成する（図１
（ｂ））。
フォトリソ工程により所定のパターンを形成してレジス
トマスク５とし、このレジストマスク５をマスクとして
酸化膜４、窒化膜３、パッド酸化膜２をそれぞれ異方性
ドライエッチングし、開口６を形成する（図１
（ｂ））。
【００２６】Ｏ2プラズマによりアッシングし、レジス
ト剥離液を用いてレジストマスク５及び開口６内壁に付
着したエッチング残渣を除去した後、フッ酸系エッチン
グ液を用いてパッド酸化膜２に、１００Å程度のサイド
エッチングを施す。続いて、アンモニア及び過酸化水素
を用いたエッチング液により、開口内に露出しているシ
リコン基板１表面に浅い溝７を等方性エッチングにより
形成する（図１（ｃ））。ここでは、溝深さとして２０
０Å程度の深さとする。続いて酸化膜４をマスクとして
浅い溝７底に露出したＳｉ基板１をドライエッチング
し、トレンチ８を形成する（図１（ｄ））。ここでは、
トレンチ深さとして、２５００Åのトレンチを形成し
た。
ト剥離液を用いてレジストマスク５及び開口６内壁に付
着したエッチング残渣を除去した後、フッ酸系エッチン
グ液を用いてパッド酸化膜２に、１００Å程度のサイド
エッチングを施す。続いて、アンモニア及び過酸化水素
を用いたエッチング液により、開口内に露出しているシ
リコン基板１表面に浅い溝７を等方性エッチングにより
形成する（図１（ｃ））。ここでは、溝深さとして２０
０Å程度の深さとする。続いて酸化膜４をマスクとして
浅い溝７底に露出したＳｉ基板１をドライエッチング
し、トレンチ８を形成する（図１（ｄ））。ここでは、
トレンチ深さとして、２５００Åのトレンチを形成し
た。
【００２７】続いて、Ｏ2雰囲気下、９００℃でウェッ
ト熱酸化して、トレンチ内壁に４００Å程度の熱酸化膜
９を形成した（図２（ａ））。
ト熱酸化して、トレンチ内壁に４００Å程度の熱酸化膜
９を形成した（図２（ａ））。
【００２８】このように形成したトレンチ内部に酸化膜
を埋め込むため、まず、図２（ｂ）に示すように全面に
ＨＤＰＣＶＤ法により５５００Å程度の厚みにＣＶＤ酸
化膜１０を成膜した。続いて、窒化膜３をＣＭＰストッ
パとして、ＣＶＤ酸化膜１０及び酸化膜４をＣＭＰ法に
より研磨し、図２（ｃ）に示す構造を得た。更に窒化膜
３を熱リン酸で除去し、パッド酸化膜２をフッ酸系溶液
で除去することで、図２（ｄ）に示すようなトレンチ素
子分離が形成された。
を埋め込むため、まず、図２（ｂ）に示すように全面に
ＨＤＰＣＶＤ法により５５００Å程度の厚みにＣＶＤ酸
化膜１０を成膜した。続いて、窒化膜３をＣＭＰストッ
パとして、ＣＶＤ酸化膜１０及び酸化膜４をＣＭＰ法に
より研磨し、図２（ｃ）に示す構造を得た。更に窒化膜
３を熱リン酸で除去し、パッド酸化膜２をフッ酸系溶液
で除去することで、図２（ｄ）に示すようなトレンチ素
子分離が形成された。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
パッド酸化膜をサイドエッチングし、更に、シリコン基
板を等方性エッチングして浅い溝を形成した後、異方性
エッチングでトレンチを形成し、このように形成された
トレンチ内をウェット酸化により熱酸化して熱酸化膜を
形成しているので、高温のドライ酸化にみられるような
ファセットによる転位ループの発生が抑えられ、電気特
性の悪化を防止することができると同時に、ウェット酸
化では従来十分丸めることができなかったトレンチ縁部
を丸めることができ、ＳＴＩのハンプによるトランジス
タのリーク電流の増加およびオン・オフ特性の劣化を防
止することができる。
パッド酸化膜をサイドエッチングし、更に、シリコン基
板を等方性エッチングして浅い溝を形成した後、異方性
エッチングでトレンチを形成し、このように形成された
トレンチ内をウェット酸化により熱酸化して熱酸化膜を
形成しているので、高温のドライ酸化にみられるような
ファセットによる転位ループの発生が抑えられ、電気特
性の悪化を防止することができると同時に、ウェット酸
化では従来十分丸めることができなかったトレンチ縁部
を丸めることができ、ＳＴＩのハンプによるトランジス
タのリーク電流の増加およびオン・オフ特性の劣化を防
止することができる。
【図１】本発明の第１の実施例になる半導体装置の製造
工程断面図である。
工程断面図である。
【図２】本発明の第１の実施例になる半導体装置の製造
工程断面図である。
工程断面図である。
【図３】ドライ酸化による問題点を説明する概念図であ
り、（ｂ）は、（ａ）の部分拡大図である。
り、（ｂ）は、（ａ）の部分拡大図である。
【図４】ウェット酸化による問題点を説明する概念図で
ある。
ある。
【図５】（ａ）はトレンチ縁部の近傍にサブチャネルが
形成される様子を模式的に示す平面図であり、（ｂ）は
このようなサブチャネルの形成によるハンプの発生を説
明するグラフである。
形成される様子を模式的に示す平面図であり、（ｂ）は
このようなサブチャネルの形成によるハンプの発生を説
明するグラフである。
【図６】従来技術になる半導体装置の製造工程断面図で
ある。
ある。
【図７】従来技術になる半導体装置の製造工程断面図で
ある。
ある。
１ Ｓｉ基板 ２ パッド酸化膜 ３ 窒化膜 ４ 酸化膜 ５ レジストマスク ６ 開口 ７ 浅い溝 ８ トレンチ ９ 熱酸化膜 １０ ＣＶＤ酸化膜
Claims (9)
- 【請求項１】 半導体基板上に、パッド酸化膜、シリコ
ン窒化膜を順次成膜する工程、シリコン窒化膜上にレジ
ストを塗布し、トレンチ形成のためのパターンを形成す
る工程、形成されたレジストパターンをマスクとして、
シリコン窒化膜、パッド酸化膜を順次エッチングして、
開口を形成する工程、該開口部内に露出したパッド酸化
膜をウェットエッチングによりサイドエッチングし、更
に開口部底に露出した半導体基板表面を等方性エッチン
グして半導体基板表面に浅い溝を形成する工程、シリコ
ン基板を異方性エッチングして、深い溝を形成する工
程、該溝内に低温のウエット酸化により熱酸化膜を形成
する工程、前記溝を埋めるように全面に絶縁物を堆積す
る工程、前記シリコン窒化膜をストッパとして絶縁物を
ＣＭＰ研磨して平坦化する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記半導体基板の等方性エッチングをド
ライ条件で行うことを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 前記半導体基板の等方性エッチングをア
ンモニア及び過酸化水素を用いたウエットエッチングに
て行うことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項４】 前記半導体基板の異方性エッチングをレ
ジストパターンをマスクに行うことを特徴とする請求項
２に記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板の異方性エッチングをシ
リコン窒化膜をマスクに行うことを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項６】 前記シリコン窒化膜上に更にシリコン酸
化膜を形成し、開口を形成した後、半導体基板の異方性
エッチングを該シリコン酸化膜をマスクに行うことを特
徴とする請求項２又は３に記載の半導体装置の製造方
法。 - 【請求項７】 前記パッド酸化膜のサイドエッチングを
フッ酸系溶液を用いて行うことを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項８】 前記パッド酸化膜のサイドエッチング量
は、５０〜３００Åの範囲であることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項９】 前記半導体基板に形成した溝内のウェッ
ト酸化を８００℃以上１０００℃未満の温度条件で行う
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21234199A JP3439387B2 (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の製造方法 |
| KR10-2000-0042978A KR100381399B1 (ko) | 1999-07-27 | 2000-07-26 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21234199A JP3439387B2 (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044273A true JP2001044273A (ja) | 2001-02-16 |
| JP3439387B2 JP3439387B2 (ja) | 2003-08-25 |
Family
ID=16620942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21234199A Expired - Fee Related JP3439387B2 (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3439387B2 (ja) |
| KR (1) | KR100381399B1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6406977B2 (en) * | 1998-09-03 | 2002-06-18 | Micron Technology, Inc. | Isolation region forming methods |
| KR20030049201A (ko) * | 2001-12-14 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| KR20040000682A (ko) * | 2002-06-25 | 2004-01-07 | 동부전자 주식회사 | 반도체 소자의 소자분리막 형성방법 |
| KR20040006320A (ko) * | 2002-07-11 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR100459929B1 (ko) * | 2002-06-25 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 소자분리막 형성방법 |
| KR100473731B1 (ko) * | 2002-10-14 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US6933238B2 (en) | 2003-05-30 | 2005-08-23 | Oki Electric Industry Co., Ltd. | Method for manufacturing semiconductor device |
| US7858490B2 (en) | 2004-08-12 | 2010-12-28 | Renesas Electronics Corporation | Semiconductor device having dual-STI and manufacturing method thereof |
| US20160192507A1 (en) * | 2012-07-10 | 2016-06-30 | Hsio Technologies, Llc | Electrodeposited contact terminal for use as an electrical connector or semiconductor packaging substrate |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3983019B2 (ja) * | 2001-08-24 | 2007-09-26 | シャープ株式会社 | 埋め込み構造を有する基板の製造方法および表示装置の製造方法 |
| KR100713316B1 (ko) * | 2005-12-28 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체소자의 듀얼 소자분리 방법 |
| US7846812B2 (en) | 2007-12-18 | 2010-12-07 | Micron Technology, Inc. | Methods of forming trench isolation and methods of forming floating gate transistors |
| US8003482B2 (en) | 2009-11-19 | 2011-08-23 | Micron Technology, Inc. | Methods of processing semiconductor substrates in forming scribe line alignment marks |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2955459B2 (ja) * | 1993-12-20 | 1999-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
| KR0183854B1 (ko) * | 1996-05-15 | 1999-04-15 | 김광호 | 반도체 장치의 트렌치 소자 분리 방법 |
-
1999
- 1999-07-27 JP JP21234199A patent/JP3439387B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-26 KR KR10-2000-0042978A patent/KR100381399B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20030049201A (ko) * | 2001-12-14 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| KR20040000682A (ko) * | 2002-06-25 | 2004-01-07 | 동부전자 주식회사 | 반도체 소자의 소자분리막 형성방법 |
| KR100459929B1 (ko) * | 2002-06-25 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 소자분리막 형성방법 |
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| KR100473731B1 (ko) * | 2002-10-14 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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| US7858490B2 (en) | 2004-08-12 | 2010-12-28 | Renesas Electronics Corporation | Semiconductor device having dual-STI and manufacturing method thereof |
| US8294236B2 (en) | 2004-08-12 | 2012-10-23 | Renesas Electronics Corporation | Semiconductor device having dual-STI and manufacturing method thereof |
| US20160192507A1 (en) * | 2012-07-10 | 2016-06-30 | Hsio Technologies, Llc | Electrodeposited contact terminal for use as an electrical connector or semiconductor packaging substrate |
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Also Published As
| Publication number | Publication date |
|---|---|
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| JP3439387B2 (ja) | 2003-08-25 |
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