KR100473731B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, STI 구조의 트렌치 상부의 모우트 현상을 방지하고, 트렌치 상부 코너부분을 라운딩 형상으로 형성함으로써, 기생효과, 게이트 산화막 보전성 열화, 역 협폭 효과 및 서브스레시홀드 험프현상을 방지할 수 있고, 브레이크다운 현상, 게이트 브리지 현상, 게이트 전극간의 커플링비의 차를 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, STI(Shallow Trench Isolation)구조의 트렌치 상부 모서리(Trench Top Corner) 부근에 발생하는 모우트(Moat) 형성을 방지함으로써 소자의 특성향상과 원가를 절감할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 반도체 소자간의 분리를 위해서 반도체 기판을 활성영역과 필드영역으로 정의한 다음 활성영역에는 반도체 소자를 형성하고, 필드영역에는 소자간의 분리를 위한 소자 분리막을 형성한다.
반도체 소자의 소자 분리막 형성을 위한 공정으로는, STI구조의 트렌치를 형성하여 소자간의 분리를 위한 소자 분리막을 형성하게 되었다. STI 구조의 트렌치를 형성하여 소자간의 분리를 실시하는 방법을 간략히 설명하면 다음과 같다. 필드영역의 실리콘 기판은 약 3500Å 깊이로 식각하여 트렌치를 형성한 다음 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착한다. 다음으로, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 평탄화 함으로써 소자간의 분리를 이룰 수 있게 된다.
도 1은 종래의 기술에 따른 소자 분리막을 형성한 반도체 소자의 TEM 사진이다.
도 1을 참조하면, 종래의 STI 구조의 소자 분리막형성 기술은 게이트 산화막을 형성하기 위한 전 세정공정, 후속 세정 공정 및 산화막 식각공정에 의해 활성영역과 필드영역이 만나는 지점의 필드 산화막에 모우트(도 1의 M영역 참조)가 발생한다. 이로 인해, 기생효과(Parasitic Effect), 게이트 산화막 보전성(Gate Oxide Integrity; GOI) 열화, 역 협폭 효과(Inverse Narrow Effect) 및 서브스레시홀드 험프(Subthreshold Hump) 현상이 발생한다.
이뿐만 아니라, 후속 공정의 진행에 많은 문제점들이 발생하게 된다, 게이트 산화막을 증착하게 되면, HDP 산화막 모우트에 의해 트렌치 상부 코너 부분의 게이트 산화막이 얇아지게 되어, 소자에 전압인가시 브레이크다운(Breakdown)의 원인이 될 수 있다.
또한, 폴리 실리콘층 증착후 활성영역과 필드영역의 경계면의 폴리 실리콘층에도 움푹 패이는 모우트 현상이 발생하게 되어 이 부분의 폴리 실리콘의 제거를 어렵게 하여 폴리 실리콘의 잔존에 의한 게이트 브리지(Gate Bridge)를 유발할 수 있다.
또한 폴리 실리콘이 움푹 패인 상태에서 CMP 공정을 실시하게 되면, 폴리 실리콘의 단차에 의해 균일한 CMP가 되지 않아 동일한 형태의 게이트 전극을 형성하기가 어렵게 되고, 플래시 소자일 경우 게이트 전극간의 커플링비의 차가 발생할 수 있어 반도체 소자의 특성이 나빠지는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 패드 산화막의 두께를 반도체 기판과 패드 질화막과의 스트레스를 완화할 수 있을 정도의 최소한의 두께로 형성하고, HDP 산화막 증착 전에 패드 질화막의 일부를 식각함으로써 세정공정에서 리세스(Recess) 되는 양을 보상하여 모우트 발생을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 활성영역과 필드영역이 정의된 반도체 기판 상부에 패드 산화막, 패드 질화막 및 스크린 산화막을 형성하는 단계, 상기 필드영역에 형성된 상기 스크린 산화막과 상기 패드 질화막을 제거하는 단계, 습식식각을 실시하여 상기 활성영역과 상기 필드영역의 경계면에 노출된 상기 패드 질화막을 측방향으로 소정 폭 만큼 제거하는 단계, 상기 스크린 산화막을 식각마스크로 하는 건식 식각을 실시하여 상기 필드 영역에 형성된 패드 산화막과 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계, 상기 스크린 산화막 및 측방향으로 상기 패드 질화막이 소정 폭만큼 제거되면서 노출된 상기 패드 산화막을 제거하는 단계, 산화공정을 실시하여 상기 노출된 반도체 기판에 라운딩 산화막을 형성하는 단계, 상기 트렌치 내부를 충분히 매립할 수 있을 정도의 필드 산화막을 증착한 다음 평탄화 하는 단계 및 상기 활성영역의 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2k는 본 발명에 따른 활성영역과 필드영역 경계면에 모우트 발생을 방지할 수 있는 반도체 소자 제조 방법을 설명하기 위한 단면도들 이다.
도 2a를 참조하면, 활성영역(A)과 필드영역(B)이 정의된 반도체 기판(10) 상에 패드 산화막(12), 패드 질화막(14) 및 스크린 산화막(16)을 순차적으로 형성한다.
구체적으로, 패드 산화막(12)은 반도체 기판(10)과 패드 질화막(14)간의 스트레스를 완화할 수 있고, 패드 질화막(14) 식각 시 하부 반도체 기판(10)의 보호를 위한 배리어로 작용할 수 있는 정도의 두께로 형성한다. 예컨대, 패드 산화막(12)을 30 내지 150Å 정도의 두께, 더욱 바람직하게는 33 내지 75Å 정도의 얇은 두께로 형성한다. 이로써, 패드 산화막(12)을 제거하기 위한 후속 공정의 시간을 최소한으로 줄일 수 있다. 또한 패드 산화막(12)은 PE-TEOS(Plasma Enhansed Tetra Ethyle Ortho Silicate)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Undoped Silicate Glass)막, HDP(High Density Plasma)막 등으로 형성한다. 이에 한정되지 않고 상부에 형성된 패드 질화막(14)과 높은 식각선택비를 갖는 산화막을 패드 산화막(12)으로 사용할 수 있다.
패드 질화막(14)은 후속 CMP공정의 정지층으로 작용할 수 있는 500 내지 1500Å 두께로 형성한다. 패드 질화막은 SiH4 + NH3, Si2H4 + NH3 또는 DCS(DiChloSilane; SiH2Cl2) + NH3 가스중 적어도 어느 하나를 사용하여 LP-CVD(Low Pressure Chemical vapor deposition) 또는 PE-CVD(Plasma Enhanced CVD) 방법을 이용하여 증착한다. 이에 한정되지 않고 패드 질화막 역시 하부에 형성된 패드 산화막과 상부에 형성된 스크린 산화막과의 높은 식각선택비를 갖는 질화막을 사용할 수 있다.
스크린 산화막(16)은 트렌치 형성시 하부의 패드 질화막(14)의 식각을 방지할 수 있고, 트렌치 형성을 위한 마스크로써 작용할 수 있는 100 내지 500Å 두께로 형성한다. 스크린 산화막(16)은 PE-TEOS막, TEOS막, USG막, HDP막 등으로 형성한다. 이에 한정되지 않고 하부에 형성된 패드 질화막(14)과 높은 식각선택비를 갖는 산화막을 스크린 산화막(16)으로 사용할 수 있다.
도 2b를 참조하면, 스크린 산화막(16) 상부에 감광막을 도포한 다음 노광 마스크를 이용한 포토 리소그라피(Photo Lithography)공정을 실시하여 필드영역(B)이 노출된 감광막 패턴(18)을 형성한다.
도 2c를 참조하면, 필드영역(B)이 노출된 감광막 패턴(18)을 식각 마스크로 하는 식각공정을 실시하여 스크린 산화막(16)과 패드 질화막(14)을 순차적으로 제거한 다음 식각 마스크로 사용하였던 감광막 패턴(18)을 제거한다.
후술되는 '측방향'이라 함은 활성영역(A)과 필드영역(B)의 경계를 기준으로 할 때 활성영역(A) 방향을 지칭한다. 측방향은 반도체 기판(10)에 정의된 활성영역(A)과 필드영역(B)에 따라 양의 X방향 또는 음의 X방향이 될 수 있다.
도 2d를 참조하면, 습식식각을 실시하여 활성영역(A)과 필드영역(B) 사이에 노출되고, 활성영역(A) 상의 스크린 산화막(16)과 패드 산화막(12) 사이에 위치하는 패드 질화막(14)의 일부를 제거한다(도면의 K영역 참조). 구체적으로, 후속 게이트 산화막 형성을 위한 식각공정에 의해 제거되는 필드 산화막(HDP 산화막)의 양만큼, 노출된 패드 질화막(14)의 일부를 측방향으로 제거한다. 즉, 산화막과의 높은 식각 선택비를 갖는 습식식각을 실시하여 노출된 패드 질화막(14)의 측벽을 활성영역(A) 방향으로 식각한다.
상술한 습식식각의 식각 조건을 살펴보면 다음과 같다. 패드 질화막(14)의 측벽에 형성되어 있을 수 있는 폴리머를 불화수소산(Hydrofluoric Acid; HF) : H2O의 비가 1 : 99인 용액에서 제거한다. 패드 질화막(14)은 110 내지 130℃ 온도의 인산(H3PO4)용액에서 5분 내지 12분 30초 동안 습식식각을 실시하여 200 내지 500Å 정도의 폭만큼 제거한다. 이때, 패드 질화막(14)과 높은 식각 선택비를 갖는 패드 산화막(12)은 식각 배리어(Barrier)로 작용하여 하부 반도체 기판(10)이 손상되는 것을 방지한다.
상기의 식각공정에 의해 스크린 산화막(16)과 패드 산화막(12) 사이의 노출된 패드 질화막(14)의 일부를 측방향으로 제거함으로써, 스크린 산화막(16) 하부가 리세스된 형상(도 1d의 K영역 참조)이 된다. 이로써, 감광막 패턴(18)에 의해 정의된 필드영역(B)만큼 노출되었던 패드 산화막(12)이 활성영역(A) 방향으로 더욱더 노출되게 된다. 상기의 습식식각에 의해 노출된 패드 산화막(12)의 폭은 제거된 패드 질화막(14)의 폭 만큼인 400 내지 1000Å 정도 더 노출된다. 이는 활성영역(A) 방향으로 소정 폭의 패드 질화막(14)을 제거함으로써, 후속의 게이트 산화막 식각공정에서 필드영역(B) 방향으로 일정 두께의 필드산화막이 제거되는 것을 보완할 수 있다.
예컨대, 감광막 패턴(18)에 의해 노출된 패드 산화막(12)의 폭(H1)이 1000Å이고, 패드 질화막(14) 습식에 의해 노출된 폭(L1 및 L2)이 400 내지 1000Å일 경우, 전체적으로 노출된 패드 산화막(12)의 폭(H2)은 감광막 패턴(18)에 의해 노출된 폭(H1)과 패드 질화막(14) 식각으로 인해 노출된 폭(L1 및 L2)의 합(H1 + L1 + L2)인 1400 내지 2000Å 정도가 된다.
도 2e를 참조하면, 스크린 산화막(16)을 식각마스크로 하는 건식식각을 실시하여 패드 산화막(12)과 반도체 기판(10)의 일부를 제거한다. 구체적으로, 건식식각의 직진성을 이용하여 스크린 산화막(16)에 의해 노출된 필드영역(B)의 패드 산화막(12)을 제거하고, 패드 산화막(12)을 제거함으로써 노출된 반도체 기판(10)의 일부를 제거하여 트렌치(30)를 형성한다. 이때, 스크린 산화막(16) 하부의 패드 질화막(14)의 일부를 제거함으로써 노출된 활성영역(A) 상부의 패드 산화막(12)은 제거하지 않고, 필드영역(B) 상부의 패드 산화막(12) 만을 제거한다. 또한 반도체 기판(10)은 표면으로부터 2500 내지 4000Å 두께 만큼 식각하여 트렌치(30)를 형성한다.
도 2f를 참조하면, 트렌치(30) 형성을 위한 식각 마스크로 사용된 스크린 산화막(16)을 제거한다. 구체적으로, 오염된 반도체 기판(10) 표면을 50℃ 온도의 SC-1(Standard Cleaning - 1; NH4OH : H2O2 : H2O = 1 : 5 : 50)을 통하여 다음공정에서 발생할 수 있는 장비의 오염 등의 문제 발생을 막기 위한 전세정 공정을 10분간 실시한다. 패드 질화막(14) 상부의 스크린 산화막(16)을 제거하기 위해 HF : H2O = 1 : 99 내지 HF : H2O = 1 : 19 수용액에서 100 내지 200초 동안 식각을 실시한다. 상술한 식각 조건에 특별히 한정되지 않고, 플라즈마를 이용한 식각방법 또는 건식식각방법 등과 같이 다양한 식각 방법을 이용하여 패드 질화막(14) 상부의 스크린 산화막(16)을 제거한다. 이때, 패드 질화막(14) 하부의 노출된 패드 산화막(12)도 함께 제거함으로써 활성영역(A) 상의 반도체 기판(10) 일부를 노출시킨다.
도 2g를 참조하면, 산화공정을 실시하여 노출된 반도체 기판(10)상에 라운딩 산화막(20)을 형성한다. 구체적으로, 950 내지 1150℃의 온도에서 건식산화를 실시하여 트렌치(30) 내부, 트렌치(30) 상부의 모서리 부분과 활성영역(A) 상부에 노출된 반도체 기판(10)상에 90 내지 110Å 두께의 라운딩 산화막(20)을 형성한다. 이로써 트렌치(30) 상부 모서리 부분이 라운딩 형상(도 2g의 R영역 참조)을 갖는다. 상술한 산화공정은 특별히 한정되지 않고 다양한 방법으로 실시될 수 있으며, 산화공정을 통해 트렌치(30) 상부 모서리 부분이 라운딩 형상(도 2g의 R영역 참조)을 갖게 된다.
도 2h를 참조하면, 전체 구조 상부에 HDP 산화막(22)을 증착하여 트렌치(30) 내부를 매립하고, 고온 열처리를 실시한다. 구체적으로, 4000 내지 6000Å 두께의 HDP 산화막(22)을 증착하여 트렌치(30) 내부를 매립하고, 900 내지 1000℃ 온도에서 25 내지 35 분간 열처리를 실시한다.
도 2i를 참조하면, CMP 공정을 실시하여 패드 질화막(14) 상부의 HDP 산화막(22)과 패드 질화막(14)의 일부를 제거하여 평탄화 한다. 이때, HDP 산화막(22)은 활성영역(A) 상의 반도체 기판(10) 표면을 기준으로 400 내지 600Å 정도 더 높게 잔류되도록 한다. 패드 질화막(15)을 CMP 공정의 정지층으로 사용하여 HDP 산화막(22)의 높이를 조절한다.
도 2j를 참조하면, 활성영역(A) 상부에 잔류하는 패드 질화막(14)을 제거하여 패드 산화막(12)을 노출한다. 트렌치(30) 상부의 HDP 산화막(22)의 형상은 필드 영역(B) 뿐만 아니라 필드영역(B)의 양옆의 활성영역(A) 방향으로 각기 200 내지 500Å 정도 돌출되고, 반도체 기판(10)을 기준으로 400 내지 600Å 정도 돌출된 니플(Nipple) 형상이 된다. 상술한 형상에 의해 활성영역(A)의 임계치수가 줄어들었지만 후술되는 게이트 산화막 형성을 위한 식각공정에 의해 활성영역(A) 상부의 HDP 산화막(22)이 제거됨으로 인해 원래의 목표로 하는 임계치수를 얻을 수 있다.
웰(미도시) 형성을 위한 이온주입을 실시하여 웰을 형성한다. 이때, 노출된 패드 산화막(12)을 제거하지 않고 이온주입으로 인해 하부 반도체 기판(10)의 손상을 막게 하거나, 패드 산화막(12)을 제거한 다음 반도체 기판(10)을 보호하기 위한 보호 산화막(미도시)을 증착하여 웰 형성을 위한 이온주입시 반도체 기판(10) 표면의 손상을 방지한다.
도 2k를 참조하면, 패드 산화막(12)을 제거하여 반도체 기판(10)을 노출한다. 구체적으로, 50 내지 80℃ 온도의 SC-1에서 5 내지 15분 정도 전처리 세정을 실시한 다음, HF : H2O = 1 : 19 내지 HF : H2O = 1 : 99로 희석한 용액에서 10 내지 60초 동안 식각을 실시하여 패드 산화막(12)을 완전히 제거한다. 이때, HF용액에 의한 등방성 식각을 통해 패드 산화막(12)은 물론 니플 형상의 HDP 산화막(22)의 측벽과 상부가 제거된다. 즉, 상술한 식각조건으로 식각을 실시하게 되면 필드영역(B)의 측면 방향 HDP 산화막(22)은 제거되지 않고, 활성영역(A) 상부에 도출된 HDP 산화막(22)이 제거된다. 이는 활성영역 방향으로 HDP 산화막을 돌출시킴으로써, 종래의 필드영역의 측면 방향 HDP 산화막이 제거됨으로 인해 형성되었던 모우트의 발생을 줄일 수 있다.
도 3은 본 발명에 따른 소자 분리막을 형성한 반도체 소자의 TEM 사진이다.
도 3을 참조하면, 반도체 소자의 제조 공정에 의해 게이트 산화막과 폴리 실리콘층으로 이루어진 게이트 전극을 형성하고, 이온주입을 실시하여 소스 및 드레인을 형성한다. 상술한 기술에 의해 형성된 반도체 소자를 살펴보면, 활성영역(A)과 필드영역(B)이 만나는 소자 분리막 상부 코너 부근에 모우트가 발생하지 않았고, 소자 분리막 상부 코너 부근이 라운딩된 형상을 볼 수 있다(도 3의 N영역 참조).
상술한 바와 같이, 본 발명은 STI 구조의 트렌치 형성시 활성영역 상의 패드 질화막 일부를 제거함으로써 STI 구조의 트렌치 상부 모서리 부근에 발생하는 모우트를 방지할 수 있다.
또한, 기생효과, 게이트 산화막 보전성 열화, 역 협폭효과 및 서브스레시홀드 험프현상을 방지할 수 있다.
도 1은 종래의 기술에 따른 소자 분리막을 형성한 반도체 소자의 TEM(Transmission Electron Microscope) 사진이다.
도 2a 내지 도 2k는 본 발명에 따른 활성영역과 필드영역 경계면에 모우트 발생을 방지할 수 있는 반도체 소자 제조 방법을 설명하기 위한 단면도들 이다.
도 3은 본 발명에 따른 소자 분리막을 형성한 반도체 소자의 TEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 스크린 산화막
18 : 감광막 패턴 20 : 라운딩 산화막
22 : HDP 산화막 30 : 트렌치
Claims (6)
- (a) 활성 영역과 필드 영역이 정의된 반도체 기판 상부에 패드 산화막, 패드 질화막 및 스크린 산화막을 형성하는 단계;(b) 상기 필드 영역에 형성된 상기 스크린 산화막과 상기 패드 질화막을 제거하는 단계;(c) 습식 식각을 실시하여 상기 활성 영역과 상기 필드 영역의 경계면에 노출된 상기 패드 질화막을 측방향으로 소정 폭 만큼 제거하는 단계;(d) 상기 스크린 산화막을 식각 마스크로 하는 건식 식각을 실시하여 상기 필드 영역에 형성된 패드 산화막과 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계;(e) 상기 스크린 산화막 및 측방향으로 상기 패드 질화막의 소정 폭만큼 제거되면서 노출된 상기 패드 산화막을 제거하는 단계;(f) 산화 공정을 실시하여 상기 노출된 반도체 기판에 라운딩 산화막을 형성하여 상기 트렌치 모서리를 라운딩하게 형성하는 단계;(g) 상기 트렌치 내부를 충분히 매립할 수 있을 정도의 산화막을 형성하고 열처리 공정을 실시하는 단계; 및(h) 상기 산화막을 평탄화한 후 상기 활성 영역의 상기 패드 질화막 및 상기 패드 산화막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 패드 산화막은 상기 패드 질화막과 상기 반도체 기판 사이의 스트레스 완화 및 상기 습식식각시 상기 반도체 기판의 보호를 위한 배리어로 작용할 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 두께는 30 내지 75Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스크린 산화막은 상기 트렌치 형성을 위한 상기 건식 식각에서 식각 마스크로 작용할 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (c) 단계는,습식식각을 실시하여 활성영역 방향으로 200 내지 500Å의 폭만큼 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 습식식각은 상기 패드 질화막이 상기 패드 산화막 및 상기 스크린 산화막에 대하여 높은 식각 선택비를 갖는 100 내지 130℃ 온도의 인산(H3PO4)용액에서 5분 내지 12분 30초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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