KR19980027696A - 트랜치를 이용한 반도체 메모리 장치의 소자분리방법 - Google Patents

Abstract

본 발명은 실리콘 기판과 면접하는 소자분리 영역 모서리 부위를 분리 산화막으로 메꾸어 강화함으로써 누설전류를 감소시키는 트랜치를 이용한 소자분리방법으로, 반도체 메모리 장치의 소자분리방법에 있어서, 기판상에 트랜치 소자분리 영역을 형성하고 SOG막의 언더 컷을 이용하여 소자분리 영역 모서리 부위를 보강하는 반도체 메모리 장치의 소자분리방법을 요지로 한다.

Description

트랜치를 이용한 반도체 메모리 장치의 소자분리방법

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트랜치(Trench)를 이용하여 소자간 분리하는 반도체 메모리 장치의 소자분리방법에 관한 것이다.

일반적으로, 소자분리 공정은 로코스(LOCOS: Local Oxidation of Silicon) 공정, 세폭스(SEPOX) 공정 및 트랜치 공정이 있으나, 소자의 서브 마이크론(Sub Micron)화로 인하여 상기 로코스 및 세폭스 공정으로 소자분리를 유지하기에는 한계에 도달하였으며 트랜치 소자분리 공정 및 다른 소자분리 공정이 필요하게 되었다. 이러한 트랜치 소자분리방법중 대표적인 방법은 트랜치를 형성하기 위한 마스크(Mask)로 패터닝(Patterning)한 후, 트랜치 식각 공정을 진행한 다음 트랜치 영역을 틸팅(Tilting)하는 방법을 사용한다. 도 1은 종래 기술의 일실시예에 따른 트랜치 소자분리를 보여주는 공정단면도이다. 도 1을 참조하면, 실리콘 기판 1상에 마스크를 이용하여 소자분리 영역인 트랜치 100을 형성하고, 트랜치 100 내부로 필드 산화막 50-1을 형성함을 보여준다. 여기서 실리콘 기판 1과 소자분리 영역 100의 모서리 부위 A가 노출되어 후속 공정에서의 트랜지스터 형성시, 게이트 전극에 전압이 인가되면 모서리 부위 A에 전계가 집중될 뿐만아니라, 상부의 절연막에도 스트레스(Stress)를 주게되어 누설 전류가 야기될 수 있는 문제점이 있다.

본 발명의 목적은 트랜치 소자분리 제조시 발생하는 실리콘 기판과 소자분리 영역의 모서리 부분의 취약함을 개선하여 이를 통한 누설전류를 방지할 수 있는 반도체 메모리 장치의 소자분리방법을 제공함에 있다.

본 발명의 다른 목적은 유기 에스오우지이(SOG)와 오존(O₃) 플라즈마와의 고유 반응 특성을 이용한 트랜치 메꿈 방식을 통하여 실리콘 기판과 필드 산화막 경계부위에서의 전계 집중 개선 및 누설 전류를 억제하는 반도체 메모리 장치의 소자분리방법을 제공함에 있다.

도 1은 종래 기술의 일실시예에 따른 트랜치 소자분리를 보여주는 공정단면도.

도 2 ~ 도 7은 본 발명의 일실시예에 따른 트랜치 소자분리 제조 수순을 보여주는 공정단면도들.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그리고, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 또한, 하기의 실시예에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

도 2 ~ 도 7은 본 발명의 일실시예에 따른 트랜치 소자분리의 제조 수순을 보여주는 공정단면도들이다. 도 2 ~ 도 7을 참조하면, 도 2는 실리콘 기판 1위에 산화막 3, 에스오우지이(SOG: Spin On Glass)막 5, 비정질 다결정 실리콘층 7, 감광막 9 순으로 침적공정을 진행함을 보여준다. 도 3은 상기 감광막 9를 마스크로 하여 소자분리 영역을 패터닝함을 보여준다. 도 4는 소자분리 영역을 형성하기 위한 감광막 9를 통한 식각을 이용하여 트랜치 11을 형성함을 보여준다. 도 5는 감광막 9를 제거하고 오존 플라즈마 공정을 이용하여 SOG막 5에 언더 컷(Undercut)을 형성함을 보여준다. 도 6은 상기 결과물의 전면에 걸쳐 산화막 50을 형성함을 보여준다. 도 7은 소자분리 영역상부의 산화막 50을 제외한 비정질 다결정 실리콘층 7, SOG막 9를 식각함을 보여준다. 따라서 종래 기술과는 달리 소자분리 영역 100의 모서리 부위 B가 강화됨을 보여준다.

따라서 본 발명은 소자와 소자사이의 절연을 위한 한 방법으로 기존의 트랜치 소자분리 공정에서 실리콘 기판 1과 소자분리 영역 100의 모서리 부위 B의 홈으로 인한 취약함을 보완하므로써 트랜지스터를 만들어 게이트 전극에 전압을 인가하게 되면 실리콘 기판과 소자분리 영역의 모서리 부위에 전계가 집중되는 것을 방지하고 상부의 절연막에도 스트레스를 주어 누설 전류가 발생하는 것을 방지할 수 있다. 또한 실리콘 기판과 소자분리 영역의 모서리를 완화하기 위하여 실리콘 기판위에 산화막을 성장한 후, 에스오우지이(SOG: Spin On Glass)막을 코팅(Coating)하고 다결정 실리콘(Polysilicon)을 침적한 다음 감광막으로 소자분리 영역을 패터닝한 후, 소자분리 영역을 식각한 다음, 후속 공정인 감광막 제거 공정이나 오존 플라즈마 공정을 이용하여 유기 SOG막의 퇴화현상을 이용한 언더 컷(Under Cut)을 이용하여 실리콘 기판과 소자분리 영역의 모서리 부분의 취약함을 보완하여 전계 집중 및 누설 전류가 발생하는 것을 방지할 수 있다.

본 발명에 따르면, 감광막 제거공정이나 오존 플라즈마 공정을 이용하여 유기 SOG막의 퇴화현상을 이용한 언더 컷을 이용하여 실리콘 기판과 소자분리 영역의 모서리 부분을 메꿈으로서 취약함을 보완하여 절연 공정의 형성에 크게 기여할 수 있는 효과가 있다.

Claims (7)

1. 반도체 메모리 장치의 소자분리방법에 있어서,

   실리콘 기판상에 제1산화막, 에스오우지이막, 다결정 실리콘층 및 감광막을 순차적으로 적층하여 형성하는 과정과,

   상기 감광막을 소정부분 제거하여 소자분리 영역을 패터닝하는 과정과,

   상기 감광막을 마스크로 하여 기판내부까지 트랜치를 형성하는 과정과,

   상기 감광막을 제거함과 동시에 상기 에스오우지이막의 언더 컷을 형성하는 과정과,

   상기 트랜치 내부와 전면을 통하여 제2산화막을 형성하는 과정과,

   상기 제2산화막, 다결정 실리콘층 및 에스오우지이막을 식각하는 과정을 포함함을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
2. 제1항에 있어서, 상기 에스오우지이(SOG)막이 유기 SOG 공정을 사용함을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
3. 제1항에 있어서, 상기 에스오우지이막의 언더컷 형성을 위하여 오존 플라즈마 공정을 사용함을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
4. 제1항에 있어서, 상기 트랜치 소자분리영역의 제2산화막을 실리콘 기판보다 높게 형성함을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
5. 제1항에 있어서, 상기 트랜치 내부의 제2산화막이 화학기계적 폴리싱 공정을 이용하여 식각할시 상기 제1산화막을 식각 끝점으로 사용함을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
6. 제1항에 있어서, 상기 제2산화막 식각시 상기 다결정 실리콘을 산화막 식각 끝점 층으로 사용함을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
7. 제1항에 있어서, 상기 다결정 실리콘이 비정질임을 특징으로 하는 반도체 메모리 장치의 소자분리방법.