KR980006510A - 반도체 장치의 제조방법 - Google Patents

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Abstract

역 쇼트 채널 효과를 억제하고, 게이트 산화막의 신뢰성의 저하를 방지하며, 반도체 기판의 알루미늄 오염을 방지하고, 또한, 공정수의 증대를 수반하지 않는 반도체 장치의 제조 방법을 제공한다.
더미 게이트(3), 소스 드레인 영역(9, 14)을 형성하고, 활성화를 행한 후, 절연막(15)을 퇴적하고, 화화적 기계적 연마에 의하여 더미 게이트(3)를 노출시킨다. 그후 더미 게이트(3)를 제거하고, 임계 전압 조정의 이온 주입(18, 20, 21)을 행한 후, 게이트 산화막(22)을 형성한다. 소스 드레인 영역(9, 14)을 활성화한 후에 임계 전압 조정의 이온 주입을 행하고, 그 후 게이트 산화막(22)을 형성하므로, 게이트 산화막(22)의 신뢰성을 열화시키지 않고 역 쇼트 채널 효과를 억제할 수 있다.

Description

반도체 장치의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a~1e도는 본 발명을 CMOSFET에 적용한 본 발명의 제1 실시예를 제조 공정순으로 도시한 모식적 단면도.

Claims (14)

  1. 제1 도전형 반도체 기판상에 절연물로 이루어지는 소자 분리 영역을 형성하는 공정, 상기 반도체 기판상의 게이트 전극 형성 예정 영역에 더미 게이트를 형성하는 공정, 제1 도전형 소자 형성 예정 영역을 레지스트로 마스크하는 공정, 제1 도전형 불순물을 이온 주입하여 제1 도전형 웰 영역을 형성하는 공정, 제2 도전형 불순물을 이온 주입하여 제2 도전형 소스 드레인 영역을 형성하는 공정, 상기 제1 도전형 소자 형성 예정 영역 위의 레지스트를 제거하는 공정, 제2 도전형 소자 형성 예정 영역을 레지스트로 마스트하는 공정, 제2 도전형 불순물 이온 주입하여 제2 도전형 웰 영역을 형성하는 공정, 제1 도전형 불순물 이온 주입하여 제1 도전형 소스 드레인 영역을 형성하는 공정, 상기 제2 도전형 소자 형성 예정 영역 위의 레지스트를 제거하는 공정, 소스 드레인 영역을 활성화하는 공정, 상기 반도체 기판에 제1 막을 형성하는 공정, 상기 제1 막을 화학적 기계적 연마를 사용하여 평탄화해서 상기 더미 게이트 표면을 노출시키는 공정, 상기 더미 게이트를 제거하는 공정, 상기 제1 도전형 소자 형성 예정 영역 위의 레지스트로 마스크하는 공정, 제1 도전형 불순물을 이온 주입하는 공정, 상기 제1 도전형 소자 형성 예정 영역 위의 레지스트를 제거하는 공정, 상기 제2 도전형 소자 형성 예정 영역을 레지스트로 마스크하는 공정, 제2 도전형 불순물을 이온 주입하는 공정, 상기 제2 도전형 소자 형성 예정 영역 위의 레지스트를 제거하는 공정, 상기 더미 게이트를 제거한 부분의 상기 반도체 기판상에 게이트 산화막을 형성하는 공정, 상기 반도체 기판에 게이트 전극 재료를 형성하는 공정, 상기 게이트 전극 재료를 화학적 기계적 연마를 사용하여 상기 제1 막을 노출시킴으로써 평탄화하여 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 막은 상기 더미 케이트와는 다른 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 막은 상기 더미 게이트와 에칭의 선택비가 높은 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 막은 절연물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 막은 상기 소자 분리 영역의 절연물과는 다른 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 더미 게이트는 상기 반도체 기판과 에칭의 선택비가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 더미 게이트 측면에 측벽을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1 막은 상기 소자 분리 영역의 절연물과 에칭의 선택비가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 측벽은 절연물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 측벽은 상기 더미 게이트와 다른 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 측벽은 상기 더미 게이트와 에칭의 선택비가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 측벽은 상기 제1 막과 다른 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 측벽은 상기 제1 막과 에칭의 선택비가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
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