JP2716303B2 - Ｍｏｓ形電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ形電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体を用いるデバ
イスの製作方法に関し、特に集積回路に利用し得る金属
酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の
製造方法の改良に関する。
イスの製作方法に関し、特に集積回路に利用し得る金属
酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の
製造方法の改良に関する。
【０００２】
【従来の技術】半導体を用いる大規模集積回路（ＬＳ
Ｉ）の急速な発展と改良は、ＭＯＳ型トランジスタの小
型化によって達成されている。しかし従来のＬＳＩで
は、幾つかの制約、例えばチャネルの長さが１ミクロン
以下の短さとなる為にトランジスタとしての働きが低下
するという障害が現われている。更に、デバイスが小規
模化されるに従って、基体の表面からより浅い位置にソ
ース／ドレインを設けて接合すること及び隣接トランジ
スタ間を分離する素子分離酸化膜領域（ＦＩＥＬＤＯＸ
ＩＤＥ ＩＳＯＬＡＴＩＯＮ、又はＦＯＸ）をより狭く
つくることが困難になって来た。
Ｉ）の急速な発展と改良は、ＭＯＳ型トランジスタの小
型化によって達成されている。しかし従来のＬＳＩで
は、幾つかの制約、例えばチャネルの長さが１ミクロン
以下の短さとなる為にトランジスタとしての働きが低下
するという障害が現われている。更に、デバイスが小規
模化されるに従って、基体の表面からより浅い位置にソ
ース／ドレインを設けて接合すること及び隣接トランジ
スタ間を分離する素子分離酸化膜領域（ＦＩＥＬＤＯＸ
ＩＤＥ ＩＳＯＬＡＴＩＯＮ、又はＦＯＸ）をより狭く
つくることが困難になって来た。
【０００３】上記の制約を或る程度解決する方法は、絶
縁体上のシリコン（ＳＯＩ）にＭＯＳを構成する方法で
あり、そうすれば能動性の素子は完全に分離層の上に形
成されるのである。一般には、素子分離領域用の酸化膜
あるいは、酸素イオンの注入（ＩＭＰＬＡＮＴＡＴＩＯ
Ｎ）により埋め込み酸化物絶縁層をつくるという方法−
ＳＩＭＯＸ−（酸素の注入による分離）を用いる。これ
らの技術でつくられるＭＯＳトランジスタには、チャネ
ル領域にバイアスをかける為にもう１つの接点を設ける
必要があるが、もしくはそれは浮揚状態に維持すること
もある。後者の場合には、トランジスタの特性は”浮揚
体の効果”により低下する。
縁体上のシリコン（ＳＯＩ）にＭＯＳを構成する方法で
あり、そうすれば能動性の素子は完全に分離層の上に形
成されるのである。一般には、素子分離領域用の酸化膜
あるいは、酸素イオンの注入（ＩＭＰＬＡＮＴＡＴＩＯ
Ｎ）により埋め込み酸化物絶縁層をつくるという方法−
ＳＩＭＯＸ−（酸素の注入による分離）を用いる。これ
らの技術でつくられるＭＯＳトランジスタには、チャネ
ル領域にバイアスをかける為にもう１つの接点を設ける
必要があるが、もしくはそれは浮揚状態に維持すること
もある。後者の場合には、トランジスタの特性は”浮揚
体の効果”により低下する。
【０００４】図５（ａ）（ｂ）は各々、バルク型のＭＯ
ＳＦＥＴとＳＯＩ形のＭＯＳＦＥＴを例示する。ここ
で、ＶＳ，ＶＧ，ＶＤ，及びＶＢは、それぞれソース、
ゲート、ドレイン及び基板或は基体にかけるバイアスの
電位である。
ＳＦＥＴとＳＯＩ形のＭＯＳＦＥＴを例示する。ここ
で、ＶＳ，ＶＧ，ＶＤ，及びＶＢは、それぞれソース、
ゲート、ドレイン及び基板或は基体にかけるバイアスの
電位である。
【０００５】
【発明が解決しようとする課題】図５（ａ）に示すバル
ク型ＭＯＳＦＥＴにおける制約をまとめると、 ＊浅いソース／ドレインにおけるＰＮ接合が、サブミク
ロンのデバイスでは要求されるので、寄生的な直列抵抗
が増加し実効コンダクタンスを低下させる。 ＊基体表面における高いドープ濃度が、パンチスルーを
防止する為に要求されるので、ソース／ドレインにおけ
るＰＮ接合領域での寄生容量が増加し、トランジスタの
スイッチング速度を低下させる。 ＊ソース／ドレイン−基板間の広い面積が電荷を誘起す
るα粒子の蓄積を増やすので、シングル・イベント・ア
プセット（ｓｉｎｇｌｅ ｅｖｅｎｔ ｕｐ ｓｅｔ）
に対して影響を受け易くなり、ラジエーション・ハード
ネス（ｒａｄｉａｔｉｏｎ ｈａｒｄｎｅｓｓ）を低下
させる。 ＊ラッチ・アップ現象が生じ易くなる。
ク型ＭＯＳＦＥＴにおける制約をまとめると、 ＊浅いソース／ドレインにおけるＰＮ接合が、サブミク
ロンのデバイスでは要求されるので、寄生的な直列抵抗
が増加し実効コンダクタンスを低下させる。 ＊基体表面における高いドープ濃度が、パンチスルーを
防止する為に要求されるので、ソース／ドレインにおけ
るＰＮ接合領域での寄生容量が増加し、トランジスタの
スイッチング速度を低下させる。 ＊ソース／ドレイン−基板間の広い面積が電荷を誘起す
るα粒子の蓄積を増やすので、シングル・イベント・ア
プセット（ｓｉｎｇｌｅ ｅｖｅｎｔ ｕｐ ｓｅｔ）
に対して影響を受け易くなり、ラジエーション・ハード
ネス（ｒａｄｉａｔｉｏｎ ｈａｒｄｎｅｓｓ）を低下
させる。 ＊ラッチ・アップ現象が生じ易くなる。
【０００６】図５（ｂ）に示すＳＯＩ型ＭＯＳＦＥＴに
おける制約事項は、 ＊埋め込み酸化物は、非常に高品質で均一な厚さを要求
される。 ＊浮揚体効果の結果（ｉ）ドレインの破壊電位が低下す
る，（ｉｉ）単独トランジスタのラッチアップが起こり
易くなる。 ＊ＳＯＩを形成する操作は、標準のＣＭＯＳの製造方法
に適合し難く、高エネルギーの酸素イオンの注入を必要
とし、これはシリコン結晶に損傷を与え、特に、ＳＩＭ
ＯＸ法では、エピタキシ・シリコン層への損傷、アモル
ファスシリコン層の再結晶を生起するので、結果得られ
る能動シリコン領域は結晶欠陥とそれによる性能の低下
を招くという欠点がある。
おける制約事項は、 ＊埋め込み酸化物は、非常に高品質で均一な厚さを要求
される。 ＊浮揚体効果の結果（ｉ）ドレインの破壊電位が低下す
る，（ｉｉ）単独トランジスタのラッチアップが起こり
易くなる。 ＊ＳＯＩを形成する操作は、標準のＣＭＯＳの製造方法
に適合し難く、高エネルギーの酸素イオンの注入を必要
とし、これはシリコン結晶に損傷を与え、特に、ＳＩＭ
ＯＸ法では、エピタキシ・シリコン層への損傷、アモル
ファスシリコン層の再結晶を生起するので、結果得られ
る能動シリコン領域は結晶欠陥とそれによる性能の低下
を招くという欠点がある。
【０００７】この発明は、従来のＣＭＯＳの製造工程を
利用しうる簡単な方法で（素子分離酸化膜領域（ＦＯ
Ｘ）の幅を小さくし能動領域の幅を拡大して、より高度
な集積密度を可能にするＭＯＳＦＥＴを提供しようとす
るものである。
利用しうる簡単な方法で（素子分離酸化膜領域（ＦＯ
Ｘ）の幅を小さくし能動領域の幅を拡大して、より高度
な集積密度を可能にするＭＯＳＦＥＴを提供しようとす
るものである。
【０００８】
【課題を解決するための手段】この発明によれば、半導
体基板上に所定の厚さの第１の絶縁膜を介して、ゲート
電極形成領域を規定するパターンマスクを形成する工程
と、該パターンマスクを用いた上記半導体基板への酸素
イオン注入及びアニールにより、上記半導体基板のソー
ス／ドレイン領域となる領域の下方に酸化物絶縁層を形
成する工程と、上記パターンマスク上を除く上記半導体
基板上に所定の膜厚の第２の絶縁膜を形成する工程と、
上記パターンマスクを除去した後、上記第２の絶縁膜を
マスクにして、しきい値制御用イオン注入及びゲート絶
縁膜形成を行い、その後、上記パターンマスクが形成さ
れていた領域にゲート電極を形成する工程とを有するこ
とを特徴とする、ＭＯＳ形電界効果トランジスタの製造
方法が提供される。
体基板上に所定の厚さの第１の絶縁膜を介して、ゲート
電極形成領域を規定するパターンマスクを形成する工程
と、該パターンマスクを用いた上記半導体基板への酸素
イオン注入及びアニールにより、上記半導体基板のソー
ス／ドレイン領域となる領域の下方に酸化物絶縁層を形
成する工程と、上記パターンマスク上を除く上記半導体
基板上に所定の膜厚の第２の絶縁膜を形成する工程と、
上記パターンマスクを除去した後、上記第２の絶縁膜を
マスクにして、しきい値制御用イオン注入及びゲート絶
縁膜形成を行い、その後、上記パターンマスクが形成さ
れていた領域にゲート電極を形成する工程とを有するこ
とを特徴とする、ＭＯＳ形電界効果トランジスタの製造
方法が提供される。
【０００９】この発明においては、ソースとドレイン領
域が酸化物絶縁層で抱持され基体から分離されている
（図１を参照）。図１において、１はシリコン基板、２
は素子分離酸化膜領域（ＦＯＸ）、４は薄い酸化物絶縁
層、１４はゲート電極、７は酸化物絶縁層、１２はゲー
ト酸化物絶縁層、１６はソース、１６′はドレイン、１
９は低濃度ドレイン、２０は酸化膜である。
域が酸化物絶縁層で抱持され基体から分離されている
（図１を参照）。図１において、１はシリコン基板、２
は素子分離酸化膜領域（ＦＯＸ）、４は薄い酸化物絶縁
層、１４はゲート電極、７は酸化物絶縁層、１２はゲー
ト酸化物絶縁層、１６はソース、１６′はドレイン、１
９は低濃度ドレイン、２０は酸化膜である。
【００１０】この構造はＳＯＩとバルク型ＭＯＳの両方
の長所を有するもので、この新しい構造の特徴は次の通
りである。ソース／ドレインにおけるＰＮ接合領域面積
は、それらの領域を酸化物絶縁層により基板から分離す
ることにより、減少する。この結果、 （ｉ）接合面からの漏れ電流が減少する。 （ｉｉ）寄生的な接合容量が減少する。 （ｉｉｉ）電荷を誘起するα粒子の蓄積の減少と、その
結果、ラジエーション・ハードネス（ｒａｄｉａｔｉｏ
ｎ ｈａｒｄｎｅｓｓ）が改良される。
の長所を有するもので、この新しい構造の特徴は次の通
りである。ソース／ドレインにおけるＰＮ接合領域面積
は、それらの領域を酸化物絶縁層により基板から分離す
ることにより、減少する。この結果、 （ｉ）接合面からの漏れ電流が減少する。 （ｉｉ）寄生的な接合容量が減少する。 （ｉｉｉ）電荷を誘起するα粒子の蓄積の減少と、その
結果、ラジエーション・ハードネス（ｒａｄｉａｔｉｏ
ｎ ｈａｒｄｎｅｓｓ）が改良される。
【００１１】この発明においては、チャネル領域は、そ
の底部が前記シリコン基板に連続している構造を有す
る。チャネル領域は埋め込み酸化物絶縁層が除かれる。
チャネル領域は埋め込み酸化物絶縁層とは関係なくなる
ので、埋め込み酸化物絶縁層の品質及び均一性に対する
配慮が不要となる。またチャネル領域は基板との接点が
存在する。チャネル領域は基板へ底部で接触する部分を
有するので、ＳＯＩ型ＭＯＳの”浮揚体効果”を排除し
得る。簡単な生産手段を採用することができ、高エネル
ギー酸素注入の必要性が無く、シリコン・エピタキシ又
は固相結晶再成長（固相エピタキシ）の採用が可能であ
る。
の底部が前記シリコン基板に連続している構造を有す
る。チャネル領域は埋め込み酸化物絶縁層が除かれる。
チャネル領域は埋め込み酸化物絶縁層とは関係なくなる
ので、埋め込み酸化物絶縁層の品質及び均一性に対する
配慮が不要となる。またチャネル領域は基板との接点が
存在する。チャネル領域は基板へ底部で接触する部分を
有するので、ＳＯＩ型ＭＯＳの”浮揚体効果”を排除し
得る。簡単な生産手段を採用することができ、高エネル
ギー酸素注入の必要性が無く、シリコン・エピタキシ又
は固相結晶再成長（固相エピタキシ）の採用が可能であ
る。
【００１２】この発明のＭＯＳ形電界効果トランジスタ
は、例えば図４に示すように作製することができる。す
なわち、素子分離酸化膜領域（ＦＯＸ）と該ＦＯＸから
ソース１６及びドレイン１６′形成領域の間隔をおいて
ポリシリコン層５が形成された半導体基板１の上方か
ら、ポリシリコン層５をマスクとして所定のエネルギー
の酸素イオンを注入し、ソース１６、ドレイン１６′の
形成領域下方の所定の深さに酸化物絶縁層７を形成す
る。この結果チャネル領域下方は、ゲート電極のマスク
によって酸化物絶縁層が形成されずチャネル領域は基板
１と連続するように形成される。この後、公知の方法に
よってＭＯＳＦＥＴを作製する。
は、例えば図４に示すように作製することができる。す
なわち、素子分離酸化膜領域（ＦＯＸ）と該ＦＯＸから
ソース１６及びドレイン１６′形成領域の間隔をおいて
ポリシリコン層５が形成された半導体基板１の上方か
ら、ポリシリコン層５をマスクとして所定のエネルギー
の酸素イオンを注入し、ソース１６、ドレイン１６′の
形成領域下方の所定の深さに酸化物絶縁層７を形成す
る。この結果チャネル領域下方は、ゲート電極のマスク
によって酸化物絶縁層が形成されずチャネル領域は基板
１と連続するように形成される。この後、公知の方法に
よってＭＯＳＦＥＴを作製する。
【００１３】
【作用】酸化物絶縁層が、接合面からの漏れ電流を減ら
し素子分離酸化膜領域（ＦＯＸ）の幅を小さくさせ能動
領域幅を拡大させることにより高度な集積密度にする。
し素子分離酸化膜領域（ＦＯＸ）の幅を小さくさせ能動
領域幅を拡大させることにより高度な集積密度にする。
【００１４】
【実施例】この発明の実施例を図面を用いて説明する。
まず図２ａに示すようにシリコン基板１に素子分離酸化
膜領域（ＦＯＸ）２、能動領域３は、公知のＭＯＳ形成
技術によりつくられる。能動領域の上に、薄い酸化物絶
縁層４を熱作用成長法か、或はＣＶＤ堆積法で約２０〜
３０ｎｍの厚さにつくる。次に３００〜５００ｎｍの厚
さのポリシリコン層５を堆積し、ゲート電極を規定する
パターン・マスクを用いてフォトリソグラフィ法で、所
定のパターンをつくる。この状態をマスクとして用い、
酸素イオン６，６′の注入を実施する。その照射密度
（ドーズ量）は〜１０１８イオン／ｃｍ２で、エネルギ
ーレベルは基体表面の下の約０．１〜０．２μｍの位置
に、酸化物絶縁層が出来るように選択する。ＳＩＭＯＸ
法の場合のように、このイオン注入は多くの欠陥を結晶
中につくるので、この後、基板は高温（〜１０００°
Ｃ）でアニールし、その時、図２（ｂ）に示すようにソ
ース／ドレインの為の能動領域の下にシリコン酸化物絶
縁層７を顕在化させる。
まず図２ａに示すようにシリコン基板１に素子分離酸化
膜領域（ＦＯＸ）２、能動領域３は、公知のＭＯＳ形成
技術によりつくられる。能動領域の上に、薄い酸化物絶
縁層４を熱作用成長法か、或はＣＶＤ堆積法で約２０〜
３０ｎｍの厚さにつくる。次に３００〜５００ｎｍの厚
さのポリシリコン層５を堆積し、ゲート電極を規定する
パターン・マスクを用いてフォトリソグラフィ法で、所
定のパターンをつくる。この状態をマスクとして用い、
酸素イオン６，６′の注入を実施する。その照射密度
（ドーズ量）は〜１０１８イオン／ｃｍ２で、エネルギ
ーレベルは基体表面の下の約０．１〜０．２μｍの位置
に、酸化物絶縁層が出来るように選択する。ＳＩＭＯＸ
法の場合のように、このイオン注入は多くの欠陥を結晶
中につくるので、この後、基板は高温（〜１０００°
Ｃ）でアニールし、その時、図２（ｂ）に示すようにソ
ース／ドレインの為の能動領域の下にシリコン酸化物絶
縁層７を顕在化させる。
【００１５】更に図２（ｂ）に示すようにＳｉＮ層８を
ＣＶＤ法で、ポリシリコン層５、と略同一高さになるよ
うに堆積し、更に、平坦化層９を堆積する。この層は、
フォトレジスト又はスピン・オン・ガラス（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）でもよい。次に平坦化層９とＳｉＮ
層８は異方性エッチング法で、但し、略同一の速さでエ
ッチングを行い、エッチングをポリシリコン層５の頂面
で止める（図２（ｃ））。
ＣＶＤ法で、ポリシリコン層５、と略同一高さになるよ
うに堆積し、更に、平坦化層９を堆積する。この層は、
フォトレジスト又はスピン・オン・ガラス（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）でもよい。次に平坦化層９とＳｉＮ
層８は異方性エッチング法で、但し、略同一の速さでエ
ッチングを行い、エッチングをポリシリコン層５の頂面
で止める（図２（ｃ））。
【００１６】次に図２（ｄ）に示すようにポリシリコン
層５はエッチング液（例えば、ＣＨ３ＣＯＯＨ＋ＨＮＯ
３＋ＨＦ）で除去し、ＭＯＳＦＥＴゲートと同一の大き
さのマスク１０をつくる。このマスク１０を通して、ボ
ロンイオン１１を照射密度（ドーズ量）１０１１〜１０
１２ｉｏｎｓ／ｃｍ２で注入を行い、ＭＯＳＦＥＴとし
てのしきい値電圧を決めるチャネル領域のドーピング濃
度を与える。
層５はエッチング液（例えば、ＣＨ３ＣＯＯＨ＋ＨＮＯ
３＋ＨＦ）で除去し、ＭＯＳＦＥＴゲートと同一の大き
さのマスク１０をつくる。このマスク１０を通して、ボ
ロンイオン１１を照射密度（ドーズ量）１０１１〜１０
１２ｉｏｎｓ／ｃｍ２で注入を行い、ＭＯＳＦＥＴとし
てのしきい値電圧を決めるチャネル領域のドーピング濃
度を与える。
【００１７】次にウインド１０の中の薄い酸化物絶縁層
４を除去し、図３（ｅ）に示すようにゲート酸化物絶縁
膜１２を熱作用で成長し、ＭＯＳＦＥＴの電気的特性に
より決る厚さとする。例えば、０．５μｍを最小チャネ
ル長さとするプロセスの場合には、ゲート酸化膜（Ｓｉ
Ｏ２）の厚さは１０〜１３ｎｍとする。次に図３（ｆ）
に示すように４００〜６００ｎｍの厚さのポリシリコン
層１３をＬＰＣＶＤ法でＮ＋ドープで堆積する。次にポ
リシリコン層１３を異方性エッチング法によって最終的
なゲート電極１４を形成する（図３（ｇ））。
４を除去し、図３（ｅ）に示すようにゲート酸化物絶縁
膜１２を熱作用で成長し、ＭＯＳＦＥＴの電気的特性に
より決る厚さとする。例えば、０．５μｍを最小チャネ
ル長さとするプロセスの場合には、ゲート酸化膜（Ｓｉ
Ｏ２）の厚さは１０〜１３ｎｍとする。次に図３（ｆ）
に示すように４００〜６００ｎｍの厚さのポリシリコン
層１３をＬＰＣＶＤ法でＮ＋ドープで堆積する。次にポ
リシリコン層１３を異方性エッチング法によって最終的
なゲート電極１４を形成する（図３（ｇ））。
【００１８】次に図３（ｈ）に示すようにＳｉＮ層８
は、エッチング液で除去し、ＭＯＳＦＥＴのソース１６
とドレイン１６′領域は、公知の技術である不純物イオ
ン１５のイオン注入によりドーピングして形成される。
次に図３（ｉ）に示すように分離層１７が堆積され、コ
ンタクト穴があけられ、金属層１８が堆積され、デバイ
ス間をつなぐパターンが、公知の方法でつくられる。
は、エッチング液で除去し、ＭＯＳＦＥＴのソース１６
とドレイン１６′領域は、公知の技術である不純物イオ
ン１５のイオン注入によりドーピングして形成される。
次に図３（ｉ）に示すように分離層１７が堆積され、コ
ンタクト穴があけられ、金属層１８が堆積され、デバイ
ス間をつなぐパターンが、公知の方法でつくられる。
【００１９】
【発明の効果】この発明における埋め込み酸化物絶縁層
の形成は、同時に、素子分離酸化膜領域（ＦＯＸ）の幅
を小さくし得る、即ち、能動領域幅を拡大し、より高度
な集積密度を可能にする。この発明の、酸素を浅く注入
して（約０．２μｍ以下の深さ）、素子を酸化物上に作
り分離することは、標準のＣＭＯＳの製作工程に適合す
る簡単な方法であるから、特別な基板を必要としない。
この発明の構造を用いると、ＣＭＯＳトランジスタの大
きさを１／２マイクロメータ以下のチャネル長さにする
ことが可能である。
の形成は、同時に、素子分離酸化膜領域（ＦＯＸ）の幅
を小さくし得る、即ち、能動領域幅を拡大し、より高度
な集積密度を可能にする。この発明の、酸素を浅く注入
して（約０．２μｍ以下の深さ）、素子を酸化物上に作
り分離することは、標準のＣＭＯＳの製作工程に適合す
る簡単な方法であるから、特別な基板を必要としない。
この発明の構造を用いると、ＣＭＯＳトランジスタの大
きさを１／２マイクロメータ以下のチャネル長さにする
ことが可能である。
【図１】この発明の実施例で作成したＭＯＳＦＥＴの説
明図である。
明図である。
【図２】同じくＭＯＳＦＥＴの製造工程の説明図であ
る。
る。
【図３】同じくＭＯＳＦＥＴの製造工程の説明図であ
る。
る。
【図４】同じくＭＯＳＦＥＴの製造工程の説明図であ
る。
る。
【図５】従来のＭＯＳＦＥＴの説明図である。
１ シリコン基板 ２ 素子分離酸化膜領域（ＦＯＸ） ３ 能動領域 ４ 薄い酸化物絶縁層 ５ ポリシリコン層 ６ 酸素イオン ７ 酸化物絶縁層 ８ ＳｉＮ層 ９ 平坦化層 １０ ウインド １１ ボロンイオン １２ ゲート酸化物絶縁膜 １３ ポリシリコン層 １４ ゲート電極 １５ 不純物イオン １６ ソース １６′ドレイン １７ 分離層 １８ 金属層
Claims (1)
- 【請求項１】 半導体基板上に所定の厚さの第１の絶縁
膜を介して、ゲート電極形成領域を規定するパターンマ
スクを形成する工程と、 該パターンマスクを用いた上記半導体基板への酸素イオ
ン注入及びアニールにより、上記半導体基板のソース／
ドレイン領域となる領域の下方に酸化物絶縁層を形成す
る工程と、 上記パターンマスク上を除く上記半導体基板上に所定の
膜厚の第２の絶縁膜を形成する工程と 、上記パターンマスクを除去した後、上記第２の絶縁膜を
マスクにして、しきい値制御用イオン注入及びゲート絶
縁膜形成を行い、その後、上記パターンマスクが形成さ
れていた領域にゲート電極を形成する工程とを有するこ
とを特徴とする、ＭＯＳ形電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32331791A JP2716303B2 (ja) | 1991-12-06 | 1991-12-06 | Ｍｏｓ形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32331791A JP2716303B2 (ja) | 1991-12-06 | 1991-12-06 | Ｍｏｓ形電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160396A JPH05160396A (ja) | 1993-06-25 |
| JP2716303B2 true JP2716303B2 (ja) | 1998-02-18 |
Family
ID=18153444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32331791A Expired - Fee Related JP2716303B2 (ja) | 1991-12-06 | 1991-12-06 | Ｍｏｓ形電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716303B2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2870485B2 (ja) * | 1996-06-03 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6225173B1 (en) | 1998-11-06 | 2001-05-01 | Advanced Micro Devices, Inc. | Recessed channel structure for manufacturing shallow source/drain extensions |
| US6200869B1 (en) | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit with ultra-shallow source/drain extensions |
| US5985726A (en) * | 1998-11-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET |
| US6297115B1 (en) | 1998-11-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Cmos processs with low thermal budget |
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