JPH0213927B2 - - Google Patents
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- JPH0213927B2 JPH0213927B2 JP23332984A JP23332984A JPH0213927B2 JP H0213927 B2 JPH0213927 B2 JP H0213927B2 JP 23332984 A JP23332984 A JP 23332984A JP 23332984 A JP23332984 A JP 23332984A JP H0213927 B2 JPH0213927 B2 JP H0213927B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置及びその製造方法に関
し、特にGaAs等の化合物半導体を基板とする接
合形電界効果トランジスタ及びその製造方法に関
するものである。
し、特にGaAs等の化合物半導体を基板とする接
合形電界効果トランジスタ及びその製造方法に関
するものである。
［発明の技術的背景］
GaAs等の化合物半導体を基板とする電界効果
トランジスタ（以下にはFETと略気する）とし
てはよく知られているようにPN接合を有する接
合形トランジスタ（Ｊ−FETと略記する）とシ
ヨツトキー接合を有するシヨツトキー接合形トラ
ンジスタ（MESFETと略記する）とがあり、こ
れらのFETの構造及び製造方法は、特にGaAs−
ICの構造及び性能並びにコストに重大な影響を
与える。
トランジスタ（以下にはFETと略気する）とし
てはよく知られているようにPN接合を有する接
合形トランジスタ（Ｊ−FETと略記する）とシ
ヨツトキー接合を有するシヨツトキー接合形トラ
ンジスタ（MESFETと略記する）とがあり、こ
れらのFETの構造及び製造方法は、特にGaAs−
ICの構造及び性能並びにコストに重大な影響を
与える。
第４図は従来のＪ−FETの主要構造を示した
ものである。同図において１はGaAsから成る半
導体基板、２はＮ型の高濃度不純物領域から成る
ソース領域、３は同じくドレイン領域、４はＮ型
の低濃度不純物領域から成るチヤネル領域、５は
チヤネル領域４の表面部近傍に形成されたＰ型の
高濃度領域から成るゲート領域、６はゲート領域
５にオーミツク接触して設けられたゲート電極で
ある。
ものである。同図において１はGaAsから成る半
導体基板、２はＮ型の高濃度不純物領域から成る
ソース領域、３は同じくドレイン領域、４はＮ型
の低濃度不純物領域から成るチヤネル領域、５は
チヤネル領域４の表面部近傍に形成されたＰ型の
高濃度領域から成るゲート領域、６はゲート領域
５にオーミツク接触して設けられたゲート電極で
ある。
第５図は従来のプレーナ型MESFETの構造を
示したものであり、この型式の素子ではゲート電
極６がチヤネル領域４の表面にシヨツトキー接合
で接合されている。
示したものであり、この型式の素子ではゲート電
極６がチヤネル領域４の表面にシヨツトキー接合
で接合されている。
第６図は従来のゲート電極埋込型MESFETの
構造を示したものであり、この型式の素子ではチ
ヤネル領域４中にゲート電極６の底部が埋め込ま
れている。
構造を示したものであり、この型式の素子ではチ
ヤネル領域４中にゲート電極６の底部が埋め込ま
れている。
［背景技術の問題点］
GaAs−ICの構成素子であるFETはGaAsの特
性を生かすように高速動作する構造のものでなけ
ればならないが、従来のＪ−FETの場合、ゲー
ト長はフオトリソグラフイによるパターンと同等
かもしくはそれ以上の長さとなるためゲート長が
大きく、従つて高速化することができないという
問題点があつた（たとえば、ゲート領域の拡散深
さXjが0.1μｍである場合、ゲート長はパターン長
＋0.2μｍとなる）。また、従来のＪ−FETではゲ
ート領域とソースおよびドレイン領域間の接合面
積がかなり広いため入力容量が大きく、従つて、
時定数が大きくなり高速化が不可能であつた。
性を生かすように高速動作する構造のものでなけ
ればならないが、従来のＪ−FETの場合、ゲー
ト長はフオトリソグラフイによるパターンと同等
かもしくはそれ以上の長さとなるためゲート長が
大きく、従つて高速化することができないという
問題点があつた（たとえば、ゲート領域の拡散深
さXjが0.1μｍである場合、ゲート長はパターン長
＋0.2μｍとなる）。また、従来のＪ−FETではゲ
ート領域とソースおよびドレイン領域間の接合面
積がかなり広いため入力容量が大きく、従つて、
時定数が大きくなり高速化が不可能であつた。
一方、従来のプレーナ型MESFETの場合、ゲ
ート電極側面をサイドエツチすることによりパタ
ーン長以下のゲートを形成することができるので
Ｊ−FETよりも高速の素子を構成することがで
きるが、ゲート電極の寸法を各素子の形成毎にす
べて一定に制御することは困難であつた（つまり
サイドエツチの再現性を確保することは困難であ
つた）。また、ゲート電極と半導体表面とのシヨ
ツトキー接合は半導体基板の表面状態に大きく依
存するため各素子に対して均一なシヨツトキー接
合を形成することが困難であり、従つて製品特性
の変動が大きく、歩留りも低いという問題点があ
つた。
ート電極側面をサイドエツチすることによりパタ
ーン長以下のゲートを形成することができるので
Ｊ−FETよりも高速の素子を構成することがで
きるが、ゲート電極の寸法を各素子の形成毎にす
べて一定に制御することは困難であつた（つまり
サイドエツチの再現性を確保することは困難であ
つた）。また、ゲート電極と半導体表面とのシヨ
ツトキー接合は半導体基板の表面状態に大きく依
存するため各素子に対して均一なシヨツトキー接
合を形成することが困難であり、従つて製品特性
の変動が大きく、歩留りも低いという問題点があ
つた。
他方、従来のゲート電極埋込型のMESFETの
場合、半導体基板の表面状態の影響は小さいが、
ゲート電極埋込み深さを常に一定に制御すること
がむずかしいため、素子特性の変動が大きいとい
う問題点があつた。
場合、半導体基板の表面状態の影響は小さいが、
ゲート電極埋込み深さを常に一定に制御すること
がむずかしいため、素子特性の変動が大きいとい
う問題点があつた。
［発明の目的］
この発明の第一の目的は、前記した問題点がな
く、且つ従来のＪ−FETよりも高速動作が可能
であるとともに再現性がよく素子特性の変動が少
ないＪ−FETを提供することであり、また、こ
の発明の第二の目的は、前記のごとき本発明のＪ
−FETを良好な再現性と高い歩留りとを以て製
造することのできる製造方法を提供することであ
る。
く、且つ従来のＪ−FETよりも高速動作が可能
であるとともに再現性がよく素子特性の変動が少
ないＪ−FETを提供することであり、また、こ
の発明の第二の目的は、前記のごとき本発明のＪ
−FETを良好な再現性と高い歩留りとを以て製
造することのできる製造方法を提供することであ
る。
［発明の概要］
この発明による半導体装置は前記のごとき問題
点のないＪ−FETであり、このＪ−FETはソー
ス及びドレインの両領域に対向する側面が溝もし
くは壁状絶縁膜で隔離されたゲート領域を有する
とともに、該壁状絶縁膜に接するチヤネル領域に
は該壁状絶縁膜に沿つてキヤリア濃度低下領域が
形成されていることを特徴とするものである。こ
の発明によるＪ−FETにおいてはゲート領域の
接合面積が必要以上に広くないため、従来のＪ−
FETよりも接合容量が小さくなり、またゲート
領域の側面にはキヤリア濃度低下領域があつて空
乏層が広がるため、さらに接合容量が小さくな
り、従つて高速動作が可能である。一方、本発明
方法ではゲート長をマスクによらず、ビーム熱処
理によつて決定することができるので、従来のＪ
−FETよりも短いゲート長を有した素子が得ら
れる。また、本発明方法ではプレーナ型
MESFETとは異なつて半導体基板の表面状態に
ゲートの接合が左右されることがないので素子特
性の変動が少ない素子を高歩留りで製造すること
ができる。
点のないＪ−FETであり、このＪ−FETはソー
ス及びドレインの両領域に対向する側面が溝もし
くは壁状絶縁膜で隔離されたゲート領域を有する
とともに、該壁状絶縁膜に接するチヤネル領域に
は該壁状絶縁膜に沿つてキヤリア濃度低下領域が
形成されていることを特徴とするものである。こ
の発明によるＪ−FETにおいてはゲート領域の
接合面積が必要以上に広くないため、従来のＪ−
FETよりも接合容量が小さくなり、またゲート
領域の側面にはキヤリア濃度低下領域があつて空
乏層が広がるため、さらに接合容量が小さくな
り、従つて高速動作が可能である。一方、本発明
方法ではゲート長をマスクによらず、ビーム熱処
理によつて決定することができるので、従来のＪ
−FETよりも短いゲート長を有した素子が得ら
れる。また、本発明方法ではプレーナ型
MESFETとは異なつて半導体基板の表面状態に
ゲートの接合が左右されることがないので素子特
性の変動が少ない素子を高歩留りで製造すること
ができる。
［発明の実施例］
以下に第１図乃至第３図を参照して本発明の一
実施例について説明する。
実施例について説明する。
第１図は本発明によるＪ−FETの要部断面図
である。同図において、１０は半絶縁性GaAsか
らなる半導体基板、１１は該半導体基板１０の内
部に形成されたＮ型の低濃度不純物領域、１２は
Ｎ型の高濃度不純物領域から成るソース領域、同
じく１３はＮ型の高濃度不純物領域のドレイン領
域、１４はＰ型の高濃度不純物領域から成るゲー
ト領域、１５ａはゲート領域１４の両に形成され
た壁状絶縁膜、１６は壁状絶縁膜１５ａの外側に
形成されたＮ型の低濃度不純物領域すなわちキヤ
リア濃度低下領域、１７は半導体基板１０の表面
に被着された第一絶縁膜、１８は該第一絶縁膜１
７の開口内と第一絶縁膜１７の上に被着された第
二絶縁膜、１５ｂは壁状絶縁膜１５ａとともに第
二絶縁膜１８の上に被着された第三絶縁膜１５の
エツチング残し部分、１９〜２１はソース、ゲー
ト及びドレインの各電極である。
である。同図において、１０は半絶縁性GaAsか
らなる半導体基板、１１は該半導体基板１０の内
部に形成されたＮ型の低濃度不純物領域、１２は
Ｎ型の高濃度不純物領域から成るソース領域、同
じく１３はＮ型の高濃度不純物領域のドレイン領
域、１４はＰ型の高濃度不純物領域から成るゲー
ト領域、１５ａはゲート領域１４の両に形成され
た壁状絶縁膜、１６は壁状絶縁膜１５ａの外側に
形成されたＮ型の低濃度不純物領域すなわちキヤ
リア濃度低下領域、１７は半導体基板１０の表面
に被着された第一絶縁膜、１８は該第一絶縁膜１
７の開口内と第一絶縁膜１７の上に被着された第
二絶縁膜、１５ｂは壁状絶縁膜１５ａとともに第
二絶縁膜１８の上に被着された第三絶縁膜１５の
エツチング残し部分、１９〜２１はソース、ゲー
ト及びドレインの各電極である。
前記のごとき構造の本発明の半導体装置はゲー
ト領域１４が壁状絶縁膜１５ａによつてソース領
域１２とドレイン領域１３とに対して隔離される
とともに該ゲート領域１４の先端のみがチヤネル
領域すなわち低濃度不純物領域１１に接触してい
るのでゲート領域１４とチヤネル領域との接合面
積が従来のＪ−FETにくらべて非常に小さくな
り、またキヤリア濃度低下領域の存在により空乏
層の広がりが生じこの点からも接合容量が低下
し、従つて従来のＪ−FETよりもかなりの高速
動作が可能となる。
ト領域１４が壁状絶縁膜１５ａによつてソース領
域１２とドレイン領域１３とに対して隔離される
とともに該ゲート領域１４の先端のみがチヤネル
領域すなわち低濃度不純物領域１１に接触してい
るのでゲート領域１４とチヤネル領域との接合面
積が従来のＪ−FETにくらべて非常に小さくな
り、またキヤリア濃度低下領域の存在により空乏
層の広がりが生じこの点からも接合容量が低下
し、従つて従来のＪ−FETよりもかなりの高速
動作が可能となる。
第２図に第１図のごとき本発明の半導体装置の
製造方法の主要工程を示す。
製造方法の主要工程を示す。
本発明の方法では、まず、第２図Ａに示すよう
にGaAs等の化合物半導体から成る半導体基板１
０の表面にCVD法によつてSiO2もしくはSi3N4等
の第一絶縁膜１７を形成した後、該第一絶縁膜１
７に第２図Ｂのように開口１７ａを形成する。次
に第２図Ｃに示すように該第一絶縁膜１７をマス
クとして該開口１７ａ内に露出した半導体基板１
０の表面にSi等のＮ型不純物のイオン注入Ｎを二
段階に分けて連続して行い、これにより、該開口
１７ａ内の半導体基板１０内にＮ型の低濃度不純
物領域１１とＮ型の高濃度不純物領域２２とを積
層状態に形成する。この場合の注入条件は、低濃
度不純物領域について、Si+、360keV、３×1012
cm-2、高濃度不純物領域について、Si+、
100keV、５×1013cm-2とした。
にGaAs等の化合物半導体から成る半導体基板１
０の表面にCVD法によつてSiO2もしくはSi3N4等
の第一絶縁膜１７を形成した後、該第一絶縁膜１
７に第２図Ｂのように開口１７ａを形成する。次
に第２図Ｃに示すように該第一絶縁膜１７をマス
クとして該開口１７ａ内に露出した半導体基板１
０の表面にSi等のＮ型不純物のイオン注入Ｎを二
段階に分けて連続して行い、これにより、該開口
１７ａ内の半導体基板１０内にＮ型の低濃度不純
物領域１１とＮ型の高濃度不純物領域２２とを積
層状態に形成する。この場合の注入条件は、低濃
度不純物領域について、Si+、360keV、３×1012
cm-2、高濃度不純物領域について、Si+、
100keV、５×1013cm-2とした。
続いて第２図Ｄに示すように全面に第二絶縁膜
１８を堆積させて該開口内の半導体基板表面を第
二絶縁膜１８で被覆した後、N2雰囲気中で熱処
理を行つてイオン注入領域の活性化と結晶回復を
行う。
１８を堆積させて該開口内の半導体基板表面を第
二絶縁膜１８で被覆した後、N2雰囲気中で熱処
理を行つてイオン注入領域の活性化と結晶回復を
行う。
次に第２図Ｅに示すように第一絶縁膜１７の該
開口のほぼ中央部の第二絶縁膜１８に開口１８ａ
を形成した後、この開口１８ａ内の半導体基板に
Zn（亜鉛）等のＰ型不純物のイオン注入Ｐを行つ
て低濃度不純物領域１１に達する深さのＰ型不純
物注入領域２３を高濃度不純物領域２２のほぼ中
央部に形成することにより、該高濃度不純物領域
をソース領域１２及びドレイン領域１３の２領域
に分割する。なお、この場合、開口１８ａの長さ
（図において左右方向の長さ）は1μｍ、奥行き
（紙面に直交する方向の長さ）は10μｍである。
開口のほぼ中央部の第二絶縁膜１８に開口１８ａ
を形成した後、この開口１８ａ内の半導体基板に
Zn（亜鉛）等のＰ型不純物のイオン注入Ｐを行つ
て低濃度不純物領域１１に達する深さのＰ型不純
物注入領域２３を高濃度不純物領域２２のほぼ中
央部に形成することにより、該高濃度不純物領域
をソース領域１２及びドレイン領域１３の２領域
に分割する。なお、この場合、開口１８ａの長さ
（図において左右方向の長さ）は1μｍ、奥行き
（紙面に直交する方向の長さ）は10μｍである。
引き続いて該開口１８ａの中央部に第２図Ｆ及
び第３図に示すように電子ビームＥ・Ｂを照射し
てＰ型不純物注入領域２３の中央部のみを電子ビ
ーム加熱により再結晶化することによりＰ型の高
濃度不純物領域から成るゲート領域１４を形成す
る。この場合、電子ビームＥ・Ｂの直径が2000
Å、ビーム電流が200ｍＡ／cm2であるとゲート領
域１４の長さ（第２図に於て左右方向の長さ）は
4000Åとなり、ゲート領域１４の両側には非結晶
不純物注入領域２３ａが残る。（第３図の矢印ｆ
は電子ビームの走査方向を示す）。
び第３図に示すように電子ビームＥ・Ｂを照射し
てＰ型不純物注入領域２３の中央部のみを電子ビ
ーム加熱により再結晶化することによりＰ型の高
濃度不純物領域から成るゲート領域１４を形成す
る。この場合、電子ビームＥ・Ｂの直径が2000
Å、ビーム電流が200ｍＡ／cm2であるとゲート領
域１４の長さ（第２図に於て左右方向の長さ）は
4000Åとなり、ゲート領域１４の両側には非結晶
不純物注入領域２３ａが残る。（第３図の矢印ｆ
は電子ビームの走査方向を示す）。
ゲート領域形成後、塩酸等の溶剤によつて該非
結晶不純物注入領域２３ａを溶解除去した後、
CVD法によつて第３絶縁膜１５を全面に被着さ
せると第２図Ｇに示すように該非結晶不純物注入
領域の除去跡の空所は第三絶縁膜１５で充填され
るとともにゲート領域１４の上面も第三絶縁膜１
５で被覆される。この場合、該非結晶不純物注入
領域を除去した後の空所の内壁面にはわずかでは
あるがZnが残留している。
結晶不純物注入領域２３ａを溶解除去した後、
CVD法によつて第３絶縁膜１５を全面に被着さ
せると第２図Ｇに示すように該非結晶不純物注入
領域の除去跡の空所は第三絶縁膜１５で充填され
るとともにゲート領域１４の上面も第三絶縁膜１
５で被覆される。この場合、該非結晶不純物注入
領域を除去した後の空所の内壁面にはわずかでは
あるがZnが残留している。
次に異方性エツチングを行つて、ゲート領域１
４の上面が露出するまで第三絶縁膜１５を取り除
くと、第２図Ｈに示すようにゲート領域１４の両
側に接して第三絶縁膜から成る壁状絶縁膜１５ａ
が形成されるとともに第二絶縁膜１８の段差部分
の直立面にも第三絶縁膜１５のエツチング残し部
分１５ｂが残つた状態となる。
４の上面が露出するまで第三絶縁膜１５を取り除
くと、第２図Ｈに示すようにゲート領域１４の両
側に接して第三絶縁膜から成る壁状絶縁膜１５ａ
が形成されるとともに第二絶縁膜１８の段差部分
の直立面にも第三絶縁膜１５のエツチング残し部
分１５ｂが残つた状態となる。
引き続いて窒素雰囲気中で熱処理を行うと、壁
状絶縁膜１５ａの外側に残留しているZnイオン
が該壁状絶縁膜１５ａの外側に接しているチヤネ
ル領域１１（ソース領域１２及びドレイン領域１
３にも）に薄く拡散して該壁状絶縁膜１５ａの外
側のＮ型低濃度不純物層のＮ型濃度を薄めるた
め、熱処理後には第２図Ｈの如く壁状絶縁膜１５
ａの外側に沿つて薄層のキヤリア濃度低下領域１
６が形成された状態となる。
状絶縁膜１５ａの外側に残留しているZnイオン
が該壁状絶縁膜１５ａの外側に接しているチヤネ
ル領域１１（ソース領域１２及びドレイン領域１
３にも）に薄く拡散して該壁状絶縁膜１５ａの外
側のＮ型低濃度不純物層のＮ型濃度を薄めるた
め、熱処理後には第２図Ｈの如く壁状絶縁膜１５
ａの外側に沿つて薄層のキヤリア濃度低下領域１
６が形成された状態となる。
そして以上の工程の後、第二絶縁膜１８にソー
ス及びドレイン両電極形成のための孔あけを行つ
た後、ゲート領域１４とソース領域１２並びにド
レイン領域１３の上に第２図のようにゲート領
域２０及びソース電極１９並びにドレイン電極２
１を形成することにより本発明の半導体装置の主
要部を完成する。
ス及びドレイン両電極形成のための孔あけを行つ
た後、ゲート領域１４とソース領域１２並びにド
レイン領域１３の上に第２図のようにゲート領
域２０及びソース電極１９並びにドレイン電極２
１を形成することにより本発明の半導体装置の主
要部を完成する。
なお、この実施例では半導体基板としてGaAs
から成るものを使用したが、半導体基板が他の化
合物半導体（たとえばInP、この場合GaAsにお
けるHCIはHFがよい））であつても本発明を適用
しうることは当然である。
から成るものを使用したが、半導体基板が他の化
合物半導体（たとえばInP、この場合GaAsにお
けるHCIはHFがよい））であつても本発明を適用
しうることは当然である。
［発明の効果］
前記のごとき本発明の半導体装置を本発明の方
法で製造した結果によると、本発明の半導体装置
は従来のＪ−FETにくらべて動作速度が非常に
高く、また、本発明方法によれば従来方法よりも
高い再現性且つ高歩留りでゲート長の小さい本発
明の半導体装置を製造できることがわかつた。
法で製造した結果によると、本発明の半導体装置
は従来のＪ−FETにくらべて動作速度が非常に
高く、また、本発明方法によれば従来方法よりも
高い再現性且つ高歩留りでゲート長の小さい本発
明の半導体装置を製造できることがわかつた。
以上のように、本発明の半導体装置においては
ゲート領域の先端部のみがチヤネル領域に接し、
且つ、ゲート領域とソース及びドレイン領域との
間の接合面積が小さくまたゲート外周のチヤネル
領域に空乏層の広がりがあるので従来のＪ−
FETにくらべてゲート入力容量が小さくなり、
従つて従来のＪ−FETにくらべて高速動作が可
能となつている。また、本発明の半導体装置は接
合形であるため、MESFETのように半導体基板
の表面状態に左右されることなく再現性よく且つ
高歩留りで製造することができる。
ゲート領域の先端部のみがチヤネル領域に接し、
且つ、ゲート領域とソース及びドレイン領域との
間の接合面積が小さくまたゲート外周のチヤネル
領域に空乏層の広がりがあるので従来のＪ−
FETにくらべてゲート入力容量が小さくなり、
従つて従来のＪ−FETにくらべて高速動作が可
能となつている。また、本発明の半導体装置は接
合形であるため、MESFETのように半導体基板
の表面状態に左右されることなく再現性よく且つ
高歩留りで製造することができる。
一方、本発明の製造方法ではゲート長を電子ビ
ームの直径によつて決定できるため従来のＪ−
FETにくらべて非常に短いゲート長のゲート領
域を形成することできるうえ、ゲート領域の形成
工程とソース及びドレイン領域の形成工程とをフ
オトマスクを使用せずに実施することができるの
で製造工程の短縮化が図られ、また、従来の製造
方法よりも再現性よく高歩留りで本発明の半導体
装置を製造することができる。
ームの直径によつて決定できるため従来のＪ−
FETにくらべて非常に短いゲート長のゲート領
域を形成することできるうえ、ゲート領域の形成
工程とソース及びドレイン領域の形成工程とをフ
オトマスクを使用せずに実施することができるの
で製造工程の短縮化が図られ、また、従来の製造
方法よりも再現性よく高歩留りで本発明の半導体
装置を製造することができる。
第１図は本発明の半導体装置の一実施例の断面
図、第２図は第１図の半導体装置を製造するため
の本発明方法の主要工程を断面で示した図、第３
図は第２図Ｆにおける−矢視断面図、第４図
は従来の接合形FETの概略断面図、第５図は従
来公知のプレーナ型MESFETの概略断面図、第
６図は従来公知のゲート電極埋込型のMESFET
の概略断面図である。 １……半導体基板、２……ソース領域、３……
ドレイン領域、４……チヤネル領域、５……ゲー
ト領域、６……ゲート電極、１０……半導体基
板、１１……低濃度不純物領域、１２……ソース
領域、１３……ドレイン領域、１４……ゲート領
域、１５ａ……壁状絶縁膜、１６……キヤリア濃
度低下領域、１７……第一絶縁膜、１８……第二
絶縁膜、１５……第三絶縁膜、１９……ソース電
極、２０……ゲート電極、２１……ドレイン電
極、２２……高濃度不純物領域、２３……Ｐ型不
純物注入領域、２３ａ……非結晶不純物注入領
域。
図、第２図は第１図の半導体装置を製造するため
の本発明方法の主要工程を断面で示した図、第３
図は第２図Ｆにおける−矢視断面図、第４図
は従来の接合形FETの概略断面図、第５図は従
来公知のプレーナ型MESFETの概略断面図、第
６図は従来公知のゲート電極埋込型のMESFET
の概略断面図である。 １……半導体基板、２……ソース領域、３……
ドレイン領域、４……チヤネル領域、５……ゲー
ト領域、６……ゲート電極、１０……半導体基
板、１１……低濃度不純物領域、１２……ソース
領域、１３……ドレイン領域、１４……ゲート領
域、１５ａ……壁状絶縁膜、１６……キヤリア濃
度低下領域、１７……第一絶縁膜、１８……第二
絶縁膜、１５……第三絶縁膜、１９……ソース電
極、２０……ゲート電極、２１……ドレイン電
極、２２……高濃度不純物領域、２３……Ｐ型不
純物注入領域、２３ａ……非結晶不純物注入領
域。
Claims (1)
- 【特許請求の範囲】 １ 接合形電界効果トランジスタであつて、半導
体基板の内部に形成された第１導電型の低濃度不
純物領域と、該低濃度不純物領域の上に互いに相
隔てて形成されるとともに該半導体基板の表面に
露出する第１導電型の第一及び第二の高濃度不純
物領域と、該第一及び第二の高濃度不純物領域の
間に配置されるとともに該半導体基板の表面から
該低濃度不純物領域にまで達する深さに形成され
た第２導電型の第三の高濃度不純物領域と、該第
一及び第二の高濃度不純物領域と該第三の高濃度
不純物領域との間に形成された溝を充填する壁状
絶縁膜と、該壁状絶縁膜に沿つて該低濃度不純物
領域に形成されたキヤリア濃度低下領域とを有す
ることを特徴とする半導体装置。 ２ 接合形電界効果トランジスタの製造方法であ
つて、半導体基板内に第１導電型の低濃度不純物
領域を形成するとともに該低濃度不純物領域の上
に同じ導電型の高濃度不純物領域を形成する工程
と、該高濃度不純物領域のほぼ中央部に第２導電
型の不純物をイオン注入して該低濃度不純物領域
に達する第２導電型の不純物注入領域を形成する
とともに該不純物注入領域によつて該高濃度不純
物領域を二分割して互いに相隔てられた第一及び
第二の高濃度不純物領域を形成する工程と、該不
純物注入領域のほぼ中央部分のみをビーム熱処理
により単結晶化させて該低濃度不純物領域に達す
る深さの第２導電型の第三の高濃度不純物領域を
形成する工程と、該第三の高濃度不純物領域の周
囲の非結晶不純物注入領域を除去する工程と、該
非結晶不純物注入領域の除去跡に壁状絶縁膜を形
成する工程と、該非結晶不純物注入領域の除去跡
に残留している第２導電型の不純物を該低濃度不
純物領域に拡散させることにより該壁状絶縁膜の
外側に沿つてキヤリア濃度低下領域を形成する工
程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23332984A JPS61112383A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23332984A JPS61112383A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61112383A JPS61112383A (ja) | 1986-05-30 |
| JPH0213927B2 true JPH0213927B2 (ja) | 1990-04-05 |
Family
ID=16953435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23332984A Granted JPS61112383A (ja) | 1984-11-07 | 1984-11-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112383A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3375583B2 (ja) * | 1994-08-22 | 2003-02-10 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP2006108232A (ja) * | 2004-10-01 | 2006-04-20 | Denso Corp | Ｊ−ｆｅｔ |
| JP2007194588A (ja) | 2005-12-20 | 2007-08-02 | Sony Corp | 電界効果トランジスタ及びこの電界効果トランジスタを備えた半導体装置並びに半導体装置の製造方法 |
| JP2009080229A (ja) | 2007-09-26 | 2009-04-16 | Funai Electric Co Ltd | 液晶表示装置 |
| CN103489924B (zh) * | 2013-09-16 | 2016-01-20 | 电子科技大学 | 一种低电容jfet器件及其制造方法 |
-
1984
- 1984-11-07 JP JP23332984A patent/JPS61112383A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61112383A (ja) | 1986-05-30 |
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