JPS61112383A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS61112383A
JPS61112383A JP23332984A JP23332984A JPS61112383A JP S61112383 A JPS61112383 A JP S61112383A JP 23332984 A JP23332984 A JP 23332984A JP 23332984 A JP23332984 A JP 23332984A JP S61112383 A JPS61112383 A JP S61112383A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野１ この発明は半導体装置及びその製造方法に関し、特にＧ
ａ　Ａｓ等の化合物半導体を基板とする接合形電界効宋
１−ランジスタ及びその製造方法に関するものである。
し発明の技術的背景］ Ｇａ　Ａｓ等の化合物半導体を基板とする電界効果トラ
ンジスタ（以下にはＦＥＴと略記する）としてはよく知
られているようにＰＮ接合を有する接合形トランジスタ
（Ｊ−ＦＥＴと略記する）とショットキー接合を有する
ショットキー接合形トランジスタ（ＭＥＳＦＥＴと略記
する）とがあり、これらのＦＥＴの構造及び製造方法は
、特にＧａＡｓ−ＩＣの構造及び性能並びにコストに重
大な影響を与える。
第４図は従来のＪ−ＦＥＴの主要構造を示したものであ
る。　同図において１はＧａＡＳから成る半導体基板、
２はＮ型の高濃度不純物−１域から成るソース領域、３
は同じくドレイン領域、４はＮ型の低濃度不純物領域か
ら成るヂＶネル領域、５はチャネル領域４の表面部近傍
に形成されたＰ型の高温度領域から成るゲート領域、６
はゲート領１５にオーミック接触して設けられたゲート
電極である。
第５図は従来のプレーナ型ＭＥＳＦＥＴの構造を示した
ものであり、この型式の素子ではグー１〜電極６がチャ
ネル領域４の表面にショットキー接合で接合されている
。
第６図は従来のゲート電極埋込型ＭＥＳＦＥＴの構造を
示したものであり、この型式の素子ではチャネル領域４
中にゲート電極６の底部が埋め込まれている。
［背景技術の問題点］ 、！ ＧａＡｓ−ＩＣの構成素子であるＦＥＴはＧａＡＳの特
性を生かすように高速動作づる構；貴のものでなければ
ならないが、従来のＪ−ＦＥＴの場合、ゲート長はフォ
トリソグラフィによるパターンと同等かもしくはそれ以
上の長さとなるためゲート長が大きく、従って高速化す
ることがでさないという問題点があ・つた（たとえば、
ゲート領域の拡散深さＸｊが０．１μｍである場合、ゲ
ート長はパターン長＋０．２μｍとなる）。　また、従
来のＪ−ＦＥＴではゲート領域とソースおよびドレイン
領域間の接合面積がかなり広いため入力容量が大きく、
従って、時定数が大きくなり高速化が不可能であった。
一方、従来のブレーナ型ＭＥＳＦＥＴの場合、ゲート電
極側面をサイドエッチすることによりパターン長以下の
ゲートを形成することができるのでＪ−ＦＥＴよりも高
速の素子を構成することができるが、ゲート電極の寸法
を各素子の形成毎にずべて一定に制御することは困難で
あった（つまりサイドエッチの再現性を確保することは
困難であった）。　また、ゲート電極と半導体表面との
ショットキー接合は半導体基板の表面状態に大きく依存
するため各素子に対して均一なショットキー接合を形成
することが困難であり、従って製品特性の変動が大きく
、歩留りも低いという問題点があった。
伯方、従来のゲート電極埋込型のＭ　を三Ｓ　Ｆ　ＦＥ
　Ｔの場合、半導体基板の表面状態の影響は小さいが、
ゲート電極埋込み深さを常に一定に制御することがむず
かしいため、素子特性の変動が大きいという問題点があ
った。
［発明の目的］ この発明の第一の目的は、前記した問題点がなく、且つ
従来のＪ−ＦＥＴよりも高速動作が可能であるとともに
再現性がよく素子特性の変動が少ないＪ−ＦＥＴを提供
することであり、また、この発明の第二の目的は、前記
のごとき本発明のＪ−ＦＥＴを良好な再現性と高い歩留
りとを以て製造することのできる製造方法を提供するこ
とである。
［発明の概要］ この発明による半導体装置は前記のごとき問題点のない
Ｊ−ＦＥＴであり、このＪ−ＦＥＴはソ−ス及びドレイ
ンの円領域に対向する側面が溝もしくは壁状絶縁膜で隔
離されたゲート領域を有するとともに、該壁状絶縁膜に
接するチャネル領域には該壁状絶縁膜に沿ってキャリヤ
濃度低下領域が形成されていることを特徴とするもので
ある。
この発明によるＪ−ＦＥＴにおいてはゲート領域の接合
面積が必要以上に広くないため、従来のＪ−ＦＥＴより
も接合容量が小さくなり、またゲート領域の側面にはキ
ャリヤ濃度低下領域があって空乏層が広がるため、さら
に接合容量が小さくなり、従って高速動作が可能である
。　一方、本発明方法ではゲート長をマスクによらず、
ビーム熱処理によって決定することができるのぐ、従来
のＪ−ＦＥＴよりも短いゲート長を有した素子が得られ
る。　また、本発明方法ではブレーナ型ＭＥＳＦＥＴと
は異なって半導体基板の表面状態にゲートの接合が左右
されることがないので素子特性の変動が少ない素子を高
歩留りで製造することができる。
［発明の実施例］ 以下に第１図乃至第３図を参照して本発明の一実施例に
ついて説明する。
第１図は本発明によるＪ−ＦＥＴの要部断面図である。
　同図において、１０は半絶縁性ＧａＡｓからなる半導
体基板、１１は該半ンワ体基板１０の内部に形成された
Ｎ型の低濃度不純物領域、１２はＮ型の８濶度不純物γ
１域から成るソース領域、同じく１３はＮ型の高濃度不
純物領域のドレイン領域、１４はＰ型の高濃度不純物領
域がら成るゲート領域、１５ａはゲート領域１４の両側
に形成された壁状絶縁膜、１６は壁状絶縁膜１５ａの外
側に形成されたＮ型の低濃度不純物領域すなわちキャリ
ヤ濃度低下領域、１７は半導体基板１０の表面に被着さ
れた第一絶縁膜、１８は該第−絶縁膜１７の開口内と第
一絶縁膜１７の上に被着された第二絶縁膜、１５ｂは壁
状絶縁膜１５ａとともに第二絶縁膜１８の上に被着され
た□ヨ１８１ｔ１１１５ｏエッｆ＞’ｊア、８カ、１９
〜　　　　・°゛２１はソース、ゲート及びドレインの
各電極である。
前記のごとき構造の本発明の半導体装置はグー１〜領Ｖ
Ｘ１４が壁状絶縁膜１５ａによってソース領ｌ或１２と
ドレイン領域１３とに対して隔離されるとともに該ゲー
ト￥ｒｉ１１１４の先端のみがチャネル領域すなわら低
濃度不純物領域１１に接触しているのでゲート領域１４
とチャネル領域との接合面積が従来のＪ　−Ｆ　Ｅ　Ｔ
にくらべて非常に小さくなり、またキャリヤ濃度低下領
域の存在により空乏層の広がりが生じこの点からも接合
容量が低下し、従って従来のＪ−ＦＥＴよりもかなりの
高速動作が可能となるっ 第２図に第１図のごどき本発明の半導体装置の製造方法
の主要工程を示す。
本発明の方法では、まず、第２図（Ａ）に示すようにＧ
ａＡＳ等の化合物半導体から成る半３９体基板１０の表
面にＣＶＤ法によって５ｉ０２もしくは５ｉ３Ｎａ等の
第一絶縁膜１７を形成した後、該第−絶縁膜１７に第２
図（Ｂ）のように開口１７ａを形成する。　次に第２図
（Ｃ）に示すように該第−絶縁膜１７をマスクとして該
面ロ１７ａ内に露出した半導体基板１０の表面に８１等
のＮ型不純物のイオン注入Ｎを二段階に分けて連続して
行い、これにより、該開口１７ａ内の半導体基板１０内
にＮ型の低濃度不純物領域１１とＮ型の高濃度不純物領
域２２とをｖ４層状態に形成する。　この場合の注入条
件は、低濃度不純物領域ニツイテ、３　ｉ　”　、　３
６０　ｋｅＶ　、　　３ｘ　１０１１０ｌ２’、高濃度
不純物領域について、Ｓ　ｉ　”　、　１００　ｋｅＶ
。
５　ｘ　１０１３ｃｎ＋−２とした。
続いて第２図（Ｄ）に示すように全面に第二絶縁膜１８
を堆積させて該開口内の半導体基数表面を第二絶縁膜１
８で被覆した後、Ｎ２雰囲気中で熱処理を行ってイオン
注入領域の活性化と結晶回復を行う。
次に第２図（Ｅ）に示すように第一絶縁膜１７の該開口
のほぼ中央部の第二絶縁膜１８に開口１８ａを形成した
後、この開口１８ａ内の半う９体基板にＺｎ　　（亜鉛
）等のＰ型不純物のイオン注入Ｐを行って低濃度不純物
領域１１に達す−る深さのＰ型不純物注入領域２３を高
濃度不純物領域２２のほぼ中央部に形成することにより
、該高濃度不純物領域をソース領域１２及びドレイン領
域１３の２領域に分割する。　なお、この場合、開口１
８ａの長さく図においで左右方向の長さ）は　１μｍ、
輿行き（紙面に直交する方向の長さ）は１０μｍである
。
引き続いて該開口１８ａの中央部に第２図（Ｆ）及び第
３図に示すように電子ビームＥ−Ｂを照射しでＰ型不純
物注入領域２３の中央部のみを電子ビーム加熱により再
結晶化することによりＰ型の高濃度不純物領域から成る
ゲート領域１４を形成する。　この場合、電子ビームＥ
−Ｂの直径が２０００Ｘ、ビーム電流が２００ｍＡ　／
　ｃｍ２であるとゲート領域１４の長さく第２図に於て
左右方向の長さ）は４０００Ｘとなり、ゲート領域１４
の両側には非結晶不純物注入領域・２３ａが残る。　　
（第３図の矢印ｆは電子ビームの走査方向を示す）。
ゲート領域形成後、塩酸等の溶剤によって該非結晶不純
物注入領域２３ａを溶解除去した後、ＣＶＤ法によって
第３絶縁膜１５を全面に被着さぜると第２図（Ｇ）に示
すように該非結晶不純物注入領域の除去跡の空所は第二
絶縁膜１５で充ｂｉされるとともにゲート領域１４の上
面も第二絶縁膜１５で被覆される。　この場合、該非結
晶不鈍物注入領域を除去した後の空所の内７面にはわづ
“かてはあるがｌｎが残留している。
次に異方性エツチングを行って、グー１〜領域１４の上
面が露出するまで第三絶縁膜１５を取り除くと、第２図
（）−１）に承りようにゲート領域１４の両側に接して
第三絶縁膜から成る１Ｖ状ｆ！縁膜１５ａが形成される
とともに第二絶縁膜１８の段差部分の直立面にも第三絶
縁膜１５のエツチング残し部分１５ｂが残った状態とな
る。
引き続いて窒素雰囲気中で熱処理を行うと、壁状絶縁膜
１５ａの外側に残留している７ｎイオンが該壁状絶縁膜
１５ａの外側に接しているチャネル領域１１（ソース領
域１２及びドレイン領域１３、あ２０１．□ワ、い□ｔ
＃９１５ａｏ　　　・°゛外側Ｎ型低濃度不純物層のＮ
型温度を薄めるため、熱処理後には第２図（ト１）の如
く壁状絶縁膜１５ａの外側に沿って薄層のキャリ■Ｉ低
下領；或１Ｇが形成された状態となる。。
そして以上の工程の後、第二絶縁膜１８にソース及びド
レイン両電極形・成のための孔あけを行った後、ゲート
領ｌｌ１１４とソース領ＩＰ！１２並びにドレイン領域
１３の上に第２図（］）のようにゲート電極２０及びソ
ース電極１９並びにドレイン電極２１を形成することに
より本発明の半導体装置の主要部を完成する。
なあ、この実施例では：に導体基板としてＧａＡＳから
成るしのを使用したが、ＥＶ導体基板が他の化合物半導
体（たとえばＩｎＰ、この場合Ｇａ　Ａｓにおりる１」
Ｃ１はＩ−Ｉ　Ｆがよい））であって６本発明を適用し
うろことは当然である。
［発明の効果］ 首記のごとき本発明の半導体装置を本発明の方法でＩ！
Ａ造した結果によると、本発明の半導体装置は従来のＪ
−ＦＥＴにくらべて動作速度が非常に高く、また、本発
明方法によれば従来方法よりも高い再現性１つ高歩留り
でゲート長の小さい本発明の半導体装置を製造できるこ
とがわかった。
以上のように、本発明の半導体装置においてｉＪゲート
領域の先端部のみがチャネル領域に接し、且つ、ゲート
領域とソース及びドレイン領域との間の接合面積が小さ
くまたゲート外周のチャネル領域に空乏層の広がりがあ
るので従来のＪ−ＦＥＴにくらべてゲート人力容量が小
さくなり、従って従来のＪ−ＦＥＴにくらべて高速動作
が可能となっている。　また、本発明の半導体装置は接
合形であるため、Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔのように半導
体基板の表面状態に左イｉされることなく再現性よく且
つ高歩留りで製造することができる。
一方、本発明の製造方法ではゲート長を電子じ一ムの直
径によって決定できるため従来のＪ−ＦＥＴにくらべて
非常に７，０いゲート長のグー１〜領域を形成すること
ができるうえ、グー１〜領域の形成工程とソース及びド
レイン領域の形成工程とをフ、ｉｌ〜マスクを使用せず
に実施することができるので製造■稈の短縮化が図られ
、また、従来の製造方法よりも再現性よく高歩留りで本
発明の半導体装置を製造することができる。
【図面の簡単な説明】
第１図は本発明の半導体装１ｍの一実施例の断面図、第
２図【、１第１図の半導体装置を製造するための本発明
方法の主要工程を断面で示した図、第３図は第２図（Ｆ
）にＪ５ける■−■矢視断面図、第４図は従来の接合形
ＦＥＴの概略断面図、第５図は従来公知のブレーナ型Ｍ
ＥＳｌ”ＥＴの概略断面図、第６図は従来公知のゲート
電極埋込型のＭＥＳ「ＥＴの概略断面図である。 １・・・半導体基板、　２・・・ソース領域、　３・・
・ドレイン領域、　４・・・チャネル領域、　５・・・
ゲート領域、　６・・・ゲート電極、　１０・・・半導
体基板、１１・・・低濃度不純物領域、　１２・・・ソ
ース領域、１３・・・トレイン領域、　　１４・・・ゲ
ート領域、１５ａ・・・壁状絶縁膜、　１６・・・キャ
リＶ濃度低下領域、　１７・・・第−絶縁膜、　１８・
・・第二絶縁膜、１５・・・第Ｅ絶縁膜、　１９・・・
ソース電極、　２０・・・ゲート電極、　　２１・・・
ドレイン電極、　　２２・・・高濃度不純物領域、　２
３・・・Ｐ型不純物注入領域、２３ａ・・・非結晶不純
物注入領域。 特許出願人　株式会社　東　　芝 第１図 第２ＶＪ 第２［Ａ 第３図 第４図 第５図 第６図

Claims (1)

  1. 【特許請求の範囲】 １　接合形電界効果トランジスタであって、半導体基板
    の内部に形成された第１導電型の低濃度不純物領域と、
    該低濃度不純物領域の上に互いに相隔てて形成されると
    ともに該半導体基板の表面に露出する第１導電型の第一
    及び第二の高濃度不純物領域と、該第一及び第二の高濃
    度不純物領域の間に配置されるとともに該半導体基板の
    表面から該低濃度不純物領域にまで達する深さに形成さ
    れた第２導電型の第三の高濃度不純物領域と、該第一及
    び第二の高濃度不純物領域と該第三の高濃度不純物領域
    との間に形成された溝を充填する壁状絶縁膜と、該壁状
    絶縁膜に沿って該低濃度不純物領域に形成されたキャリ
    ヤ濃度低下領域とを有することを特徴とする半導体装置
    。 ２　接合形電界効果トランジスタの製造方法であって、
    半導体基板内に第１導電型の低濃度不純物領域を形成す
    るとともに該低濃度不純物領域の上に同じ導電型の高濃
    度不純物領域を形成する工程と、該高濃度不純物領域の
    ほぼ中央部に第２導電型の不純物をイオン注入して該低
    濃度不純物領域に達する第２導電型の不純物注入領域を
    形成するとともに該不純物注入領域によつて該高濃度不
    純物領域を二分割して互いに相隔てられた第一及び第二
    の高濃度不純物領域を形成する工程と、該不純物注入領
    域のほぼ中央部分のみをビーム熱処理により単結晶化さ
    せて該低濃度不純物領域に達する深さの第２導電型の第
    三の高濃度不純物領域を形成する工程と、該第三の高濃
    度不純物領域の周囲の非結晶不純物注入領域を除去する
    工程と、該非結晶不純物注入領域の除去跡に壁状絶縁膜
    を形成する工程と、該非結晶不純物注入領域の除去跡に
    残留している第２導電型の不純物を該低濃度不純物領域
    に拡散させることにより該壁状絶縁膜の外側に沿ってキ
    ャリヤ濃度低下領域を形成する工程とを含むことを特徴
    とする半導体装置の製造方法。
JP23332984A 1984-11-07 1984-11-07 半導体装置及びその製造方法 Granted JPS61112383A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
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