JPH028454B2 - - Google Patents
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- JPH028454B2 JPH028454B2 JP58047022A JP4702283A JPH028454B2 JP H028454 B2 JPH028454 B2 JP H028454B2 JP 58047022 A JP58047022 A JP 58047022A JP 4702283 A JP4702283 A JP 4702283A JP H028454 B2 JPH028454 B2 JP H028454B2
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
（技術分野）
この発明は半導体装置の製造方法に関し、詳し
くは化合物半導体を用いた電界効果トランジスタ
の製造方法に関するものである。
くは化合物半導体を用いた電界効果トランジスタ
の製造方法に関するものである。
（従来技術）
化合物半導体を用いた電界効果トランジスタ
（以下FETという）は移動度が大きいこと、半絶
縁性結晶基板を用いることができるので浮遊容量
が小さくなるなどの優れた長所があり、脚光をあ
びている。
（以下FETという）は移動度が大きいこと、半絶
縁性結晶基板を用いることができるので浮遊容量
が小さくなるなどの優れた長所があり、脚光をあ
びている。
第１図は化合物半導体としてGaAsを用いた
FETの従来の製造工程を示す図である。まず第
１図ａでは、半絶縁性GaAs基板１内に、パター
ニングしたSiO2膜２およびレジスト膜３をマス
クとしてSiをイオン注入することにより、n+のソ
ース領域４およびn+のドレイン領域５を形成す
る。第１図ｂでは、SiO2膜２およびレジスト膜
３をいつたん除去した後、再びSiO2膜６および
レジスト膜７を全面に形成して図のようにパター
ニングし、これをマスクとしてSiをイオン注入す
ることにより能動層８を形成する。さらに、800
℃程度の温度でアニールすることにより、注入さ
れたSiを活性化させる。最後に第１図ｃで、
SiO2膜６およびレジスト膜７を除去した後、全
面にパツシベーシヨン膜９を被着し、その一部を
除去してその部分にシヨツトキゲート電極１０、
ソース電極１１、ドレイン電極１２を形成する。
FETの従来の製造工程を示す図である。まず第
１図ａでは、半絶縁性GaAs基板１内に、パター
ニングしたSiO2膜２およびレジスト膜３をマス
クとしてSiをイオン注入することにより、n+のソ
ース領域４およびn+のドレイン領域５を形成す
る。第１図ｂでは、SiO2膜２およびレジスト膜
３をいつたん除去した後、再びSiO2膜６および
レジスト膜７を全面に形成して図のようにパター
ニングし、これをマスクとしてSiをイオン注入す
ることにより能動層８を形成する。さらに、800
℃程度の温度でアニールすることにより、注入さ
れたSiを活性化させる。最後に第１図ｃで、
SiO2膜６およびレジスト膜７を除去した後、全
面にパツシベーシヨン膜９を被着し、その一部を
除去してその部分にシヨツトキゲート電極１０、
ソース電極１１、ドレイン電極１２を形成する。
このような製造方法において、能動層の長さ
Laは、マスク合わせの誤差を考慮するならば、
シヨツトキゲート長Lgに対して左右1μｍ程度の
余裕が必要である。しかしながら、化合物半導体
の場合、この余裕部分に表面準位による空乏層１
３の広がりが生じ、チヤンネル抵抗が増大して高
速性を妨げるという欠点があつた。
Laは、マスク合わせの誤差を考慮するならば、
シヨツトキゲート長Lgに対して左右1μｍ程度の
余裕が必要である。しかしながら、化合物半導体
の場合、この余裕部分に表面準位による空乏層１
３の広がりが生じ、チヤンネル抵抗が増大して高
速性を妨げるという欠点があつた。
（発明の目的）
この発明は上記の点に鑑みなされたもので、表
面準位の影響の少ない高速の化合物半導体FET
を実現できる半導体装置の製造方法を提供するこ
とを目的とする。
面準位の影響の少ない高速の化合物半導体FET
を実現できる半導体装置の製造方法を提供するこ
とを目的とする。
（実施例）
以下この発明の半導体装置の製造方法の一実施
例を第２図を参照して説明する。
例を第２図を参照して説明する。
第２図ａにおいて、２１は半絶縁性GaAs基板
であり、まずこの基板２１の選択された表面部内
に、パターニングしたSiO2膜２２およびレジス
ト膜２３をマスクとしてSiをイオン注入すること
によりｎ型のGaAs能動層２４を形成する、この
能動層２４のキヤリア濃度は１〜２×1017cm-3程
度が望ましい。
であり、まずこの基板２１の選択された表面部内
に、パターニングしたSiO2膜２２およびレジス
ト膜２３をマスクとしてSiをイオン注入すること
によりｎ型のGaAs能動層２４を形成する、この
能動層２４のキヤリア濃度は１〜２×1017cm-3程
度が望ましい。
次に、その能動層２４の上に第２図ｂに示すよ
うにn+Ge層２５を形成する。この時、n+Ge層２
５と能動層２４はオーミツク接続となる。なお、
n+Ge層２５は多結晶であつてもよいが、エピタ
キシヤル層を用いた方が小さなオーミツク抵抗が
得られ望ましい。
うにn+Ge層２５を形成する。この時、n+Ge層２
５と能動層２４はオーミツク接続となる。なお、
n+Ge層２５は多結晶であつてもよいが、エピタ
キシヤル層を用いた方が小さなオーミツク抵抗が
得られ望ましい。
次に、n+Ge層２５上を含む全面に第２図ｃに
示すようにレジスト２６を被着する。そして、そ
のレジスト２６にはゲート電極領域において開口
部２７を形成する。しかる後、CF4＋O2を用いた
プラズマエツチングにより、開口部２７のn+Ge
層２５を選択エツチングする。この時、第２図ｃ
に示すように、0.1〜0.2μｍ程度サイドエツチさ
れるような条件でエツチングを行う。このエツチ
ングを行うとn+Ge層２５は左右に分離され、ソ
ース電極２５1およびドレイン電極２５2となる。
示すようにレジスト２６を被着する。そして、そ
のレジスト２６にはゲート電極領域において開口
部２７を形成する。しかる後、CF4＋O2を用いた
プラズマエツチングにより、開口部２７のn+Ge
層２５を選択エツチングする。この時、第２図ｃ
に示すように、0.1〜0.2μｍ程度サイドエツチさ
れるような条件でエツチングを行う。このエツチ
ングを行うとn+Ge層２５は左右に分離され、ソ
ース電極２５1およびドレイン電極２５2となる。
しかる後、レジスト２６を残した状態でTi／
Pt／Au（シヨツトキゲート電極金属）の全面蒸着
を行う。この蒸着を行うと、レジスト２６の開口
部２７においては、その開口部２７に対応して能
動層２４上にシヨツトキゲート電極２８が形成さ
れる。
Pt／Au（シヨツトキゲート電極金属）の全面蒸着
を行う。この蒸着を行うと、レジスト２６の開口
部２７においては、その開口部２７に対応して能
動層２４上にシヨツトキゲート電極２８が形成さ
れる。
その後、レジスト２６を溶剤などにより除去す
る。これにより、FETが第２図ｄに示すように
完成する。
る。これにより、FETが第２図ｄに示すように
完成する。
以上のような一実施例によれば、n+Ge層２５
のサイドエツチを利用してソース・ドレイン電極
２５1，２５2との距離を0.1〜0.2μｍにして、セル
フアラインによりシヨツトキゲート電極２８を製
造できる。そして、シヨツトキゲート電極２８と
ソース・ドレイン電極２５1，２５2が0.2μｍ以下
と近接しているため表面準位による空乏層の影響
を軽減でき、ゆえにチヤンネル抵抗を小さくして
高速のFETを実現できる。
のサイドエツチを利用してソース・ドレイン電極
２５1，２５2との距離を0.1〜0.2μｍにして、セル
フアラインによりシヨツトキゲート電極２８を製
造できる。そして、シヨツトキゲート電極２８と
ソース・ドレイン電極２５1，２５2が0.2μｍ以下
と近接しているため表面準位による空乏層の影響
を軽減でき、ゆえにチヤンネル抵抗を小さくして
高速のFETを実現できる。
また、n+Ge層２５とｎ−GaAs層（能動層２
４）の界面には合金層が形成されていない。した
がつて、n+Ge層２５を除去した能動層２４の表
面にシヨツトキゲート電極２８を形成することに
より容易に良好なシヨツトキ特性が得られる。ま
た、前記合金層が形成されなければ該合金層を除
去する工程が不要で能動層２４を均一な厚さに保
てるから、FETの閾値電圧制御が容易になる。
４）の界面には合金層が形成されていない。した
がつて、n+Ge層２５を除去した能動層２４の表
面にシヨツトキゲート電極２８を形成することに
より容易に良好なシヨツトキ特性が得られる。ま
た、前記合金層が形成されなければ該合金層を除
去する工程が不要で能動層２４を均一な厚さに保
てるから、FETの閾値電圧制御が容易になる。
なお、上記一実施例では、第２図ｂの工程で能
動層２４上に形成されて最終的にソース・ドレイ
ン電極２５1，２５2（オーミツク電極）となる半
導体層として、高濃度のｎ型のゲルマニウムを用
いたが、他に高濃度にｎ型にドープされたシリコ
ンあるいはInGaAsなどを用いることができる。
すなわち、前記半導体層は、GaAsよりバンド幅
の小さい半導体材料で、高濃度にｎ型にドープさ
れたものであればよい。
動層２４上に形成されて最終的にソース・ドレイ
ン電極２５1，２５2（オーミツク電極）となる半
導体層として、高濃度のｎ型のゲルマニウムを用
いたが、他に高濃度にｎ型にドープされたシリコ
ンあるいはInGaAsなどを用いることができる。
すなわち、前記半導体層は、GaAsよりバンド幅
の小さい半導体材料で、高濃度にｎ型にドープさ
れたものであればよい。
（発明の効果）
以上詳述したようにこの発明の半導体装置の製
造方法は、ゲート電極とソース・ドレイン電極と
を近接して形成できるため表面準位の影響の少な
い高速のFETを実現できる。また、ソース・ド
レイン電極層として、高濃度にｎ型にドープされ
た、GaAsよりバンド幅の小さい半導体層を用い
るようにしたので、該半導体層とｎ−GaAs能動
層の界面に合金層が形成されず、前記半導体層を
除去したｎ−GaAs能動層の表面にシヨツトキゲ
ート電極を容易に良好に形成できる。また、合金
層が形成されなければ、該合金層を除去する工程
が不要となり、能動層を均一な厚さに保てるか
ら、FETの閾値電圧制御が容易となる。
造方法は、ゲート電極とソース・ドレイン電極と
を近接して形成できるため表面準位の影響の少な
い高速のFETを実現できる。また、ソース・ド
レイン電極層として、高濃度にｎ型にドープされ
た、GaAsよりバンド幅の小さい半導体層を用い
るようにしたので、該半導体層とｎ−GaAs能動
層の界面に合金層が形成されず、前記半導体層を
除去したｎ−GaAs能動層の表面にシヨツトキゲ
ート電極を容易に良好に形成できる。また、合金
層が形成されなければ、該合金層を除去する工程
が不要となり、能動層を均一な厚さに保てるか
ら、FETの閾値電圧制御が容易となる。
第１図は化合物半導体としてGaAsを用いた
FETの従来の製造工程を示す断面図、第２図は
この発明の半導体装置の製造方法の一実施例を示
す断面図である。 ２１……半絶縁性GaAs基板、２４……ｎ型の
GaAs能動層、２５……n+Ge層、２５1，２５2…
…ソース・ドレイン電極、２６……レジスト、２
７……開口部、２８……シヨツトキゲート電極。
FETの従来の製造工程を示す断面図、第２図は
この発明の半導体装置の製造方法の一実施例を示
す断面図である。 ２１……半絶縁性GaAs基板、２４……ｎ型の
GaAs能動層、２５……n+Ge層、２５1，２５2…
…ソース・ドレイン電極、２６……レジスト、２
７……開口部、２８……シヨツトキゲート電極。
Claims (1)
- １ 半絶縁性GaAs基板の選択された表面部にｎ
型GaAs能動層を形成する工程と、高濃度にｎ型
にドープされた上記GaAsよりバンド幅の小さい
半導体層を前記能動層上に被着形成する工程と、
その半導体層上を含む全面にレジストを塗布し、
そのレジストにゲート電極領域において開口部を
形成する工程と、その開口部を利用して、開口部
の前記半導体層をサイドエツチを加えてエツチン
グ除去する工程と、しかる後電極金属を蒸着し、
前記開口部の前記能動層上にゲート電極を形成す
る工程と、その後前記レジストを除去する工程と
を具備してなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4702283A JPS59172776A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4702283A JPS59172776A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172776A JPS59172776A (ja) | 1984-09-29 |
| JPH028454B2 true JPH028454B2 (ja) | 1990-02-23 |
Family
ID=12763552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4702283A Granted JPS59172776A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172776A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750781B2 (ja) * | 1987-03-18 | 1995-05-31 | 富士通株式会社 | 化合物半導体集積回路装置 |
| FR2972567B1 (fr) * | 2011-03-09 | 2013-03-22 | Soitec Silicon On Insulator | Méthode de formation d'une structure de ge sur iii/v sur isolant |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106082A (en) * | 1980-12-23 | 1982-07-01 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky junction type electric field effect transistor |
-
1983
- 1983-03-23 JP JP4702283A patent/JPS59172776A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106082A (en) * | 1980-12-23 | 1982-07-01 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky junction type electric field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172776A (ja) | 1984-09-29 |
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